Verilog语法【参数化设计（parameter 和defparam）】
在 Verilog 语法中，可以实现参数化设计。所谓参数化设计，就是在一个功能模块中，对于一个常量，其值在不同的应用场合需要设置为不同的置，则将此值在设计时使用parameter 关键字声明，那么在上层模块例化使用该功能模块时，可以根据具体需求重新配置该常量的值，从而实现不同应用场合对对应常量的灵活调整。
以下为使用 Verilog 设计的一个控制 LED 闪烁灯的模块代码：
module counter(Clk,Rst_n,led);
input Clk; //系统时钟,50M
input Rst_n; //全局复位，低电平复位
output reg led; //led输出
reg [24:0]cnt; //定义计数器寄存器
//计数器计数进程
always@(posedge Clk or negedge Rst_n)
if(Rst_n == 1'b0)
cnt <= 25'd0;
else if(cnt == 25'd24_999_999)
cnt <= 25'd0;
else
cnt <= cnt + 1'b1;
//led输出控制进程
always@(posedge Clk or negedge Rst_n)
if(Rst_n == 1'b0)
led <= 1'b1;
else if(cnt == 25'd24_999_999)
led <= ~led;
else
led <= led;
endmodule
如果想更改闪烁周期，需要调整cnt的值，假如有多个led，需要调整不同的闪烁频率，则需要设计多个模块，这样就使得模块通用性很差。所以引入参数化设计的方式，代码设计如下：
module counter(Clk,Rst_n,led);
input Clk; //系统时钟
input Rst_n; //全局复位，低电平复位
output reg led; //led输出
reg [24:0]cnt; //定义计数器寄存器
parameter CNT_MAX = 25'd24_999_999;
//计数器计数进程
always@(posedge Clk or negedge Rst_n)
if(Rst_n == 1'b0)
cnt <= 25'd0;
else if(cnt == CNT_MAX)
cnt <= 25'd0;
else
cnt <= cnt + 1'b1;
//led输出控制进程
always@(posedge Clk or negedge Rst_n)
if(Rst_n == 1'b0)
led <= 1'b1;
else if(cnt == CNT_MAX)
led <= ~led;
else
led <= led;
endmodule
第10行的语句使用了parameter关键字定义了最大计数值，类似C语言中的宏定义。
现在要求两个LED进行不同频率的闪烁，则顶层例化代码如下：
方式一：
module LED_flicker(
Clk,
Rst_n,
LED
);
input Clk;
input Rst_n;
output [1:0]LED;
counter counter0(
.Clk(Clk),
.Rst_n(Rst_n),
.led(LED[0])
);
counter counter1(
.Clk(Clk),
.Rst_n(Rst_n),
.led(LED[1])
);
defparam counter0.CNT_MAX = 24_999_99;//重新定义计数值
defparam counter1.CNT_MAX = 24_999_9;//重新定义计数值
endmodule
虽然模块中设定了有默认值，但是使用defparam修改的值比原始设计文件中的值拥有更高的编译优先级。当使用defparam修改了原始文件中的参数值后，原始文件中的默认参数值即被忽略。
方式二：
module LED_flicker(
Clk,
Rst_n,
LED
);
input Clk;
input Rst_n;
output [1:0]LED;
counter
#(
.CNT_MAX(24_999_99)
)
counter0(
.Clk(Clk),
.Rst_n(Rst_n),
.led(LED[0])
);
counter
#(
.CNT_MAX(24_999_9)
)
counter1(
.Clk(Clk),
.Rst_n(Rst_n),
.led(LED[1])
);
endmodule
这里，第11行到19行为例化counter0模块的代码。这里对于子模块中的参数，使用了和端口相类似的形式进行修改。通过这种方式，在例化每个功能模块的时候，直接将所需修改参数的值也同时通过例化的方式修改了。注意11行，括号前面需要使用”#”符号来声明这是对参数进行例化。
方式一和方式二的却别主要在于，如果在testbench中还想再次修改参数值，比如仿真不需要真正延时那么久，那么方式二例化后的工程，可以在testbench中再次使用defparam关键字进行参数更改；而方式一不可以，会因为重复定义引发冲突。
testbench
方式二情况下，testbench可以再次修改参数值。
`timescale 1ns/1ns
`define clock_period 20
module LED_flicker_tb;
reg Clk;
reg Rst_n;
wire [1:0]led;
LED_flicker LED_flicker0(
.Clk(Clk),
.Rst_n(Rst_n),
.LED(led)
);
defparam LED_flicker0.counter0.CNT_MAX = 49;//再次重新定义
defparam LED_flicker0.counter1.CNT_MAX = 59;
initial Clk = 1;
always #(`clock_period/2) Clk = ~Clk;
initial begin
Rst_n = 0;
#(`clock_period*10);
Rst_n = 1;
#(`clock_period*1000)
$stop;
end
endmodule