FPGA应用学习笔记-----布图布线

 

 

 分割可以将运行时间惊人地减少到三个小时更小的布局布线操作，主要的结构不影响另一个！和增量设计流程一样

关键路径布图：

 对于不同的模块有不同的电路和不同的关键路径，

 布图没有主要的分割，布图由两个小的区域组成，用来收紧关键路径时序，并且对每次时序闭环迭代更新

布图风险：

坏的布图导致坏的布局，惊人降低一个设计性能。主要实现控制，胶链逻辑，常常不利于分割设计好的布图，判断好坏是去分析布线与逻辑延时的关系。若关键路径在布线延时占大头的时候，则是好的否则是坏的

 最佳布图：

 

 高扇出约束到小的区域的好处

 

 可重用性

 减少功耗：