DDR PHY

1.ddr phy架构

1.pub（phy unility block） 

支持特性：

（1）不支持SDRAM的DLL off mode

（2）数据位宽是以8bit逐渐递增的（这样做的目的是因为可能支持16/32/64bit的总线位宽）

（3）最多支持4个rank(channel -> rank -> bank -> raw/column)

（4）支持single data channel或者dual data channel(可配置，在dual data channel的模式下，是支持一个channel处理一半数据的特性)

（5）可以完成PHY的初始化，training（比如，automatic DQS gate training,delay line calibrations,VT compensation,write leaving, write read data bit deskew, DQ/DQS eye training），控制的逻辑

主体结构框图：

 DRAM command unit模块主要是用于：软件配置相关命令之后，命令来到此模块，随后可以发起对DDR颗粒的一些操作，比如refresh,active等，他是不走控制器的DFI接口总线的，这个模块主要还是用于调试。

初始化主要包含的步骤如下：