IC芯片设计-非编程类笔试题

• 下列不属于分解测试点时的关注点的是：（BC）
  【A】性能
  【B】无充分理由的揣测
  【C】偶然的设计失误
  【D】可测性
  【E】功能

• 如下Modelsim命令在Testbench中的执行顺序正确的是（C）
  【A】vlib vmap vsim vlog
  【B】vlog vlib vamp vsim
  【C】vlib vmap vlog vsim
  【D】vlib vlog vmap vsim

• 从后端设计考虑，在必须使用门控时钟的时候，需要遵循的一个原则：
  门控时钟的输出只能跟着时钟信号进行跳变，而不能跟着控制信号进行跳变，也就是说对于用NAND Gate或者AND Gate实现的门控时钟，控制信号只能在时钟的低电平处进行跳变；对于用OR Gate或者NOR Gate实现的门控时钟，控制信号只能在时钟的高电平处跳变。

• 建立时间和保持时间需要遵循一定的条件约束：
  
  

• 下列功耗措施哪个可以降低峰值功耗？（B（也有人说是C））
  【A】Power Gating
  【B】大幅度提高HVT比例（HVT是高电压阈值晶体管，开启慢、漏电流小）
  【C】静态模块级Clock Gating
  【D】Memory Shut Down

• 关于多bit信号的异步处理规范，以下不正确的是（C）
  【A】多bit数据异步处理时，不可以使用直接打拍的方式
  【B】对几个异步电路不能预知相互的响应时间时，可以根据情况，通过握手协议异步处理
  【C】利用DMU电路结构异步处理时，选择信号要符合单bit同步信号要求，同步的数据要保持缓变，并被同步信号正确采用
  【D】利用格雷码方式打拍异步处理时，格雷码强求依次序变化，可以间隔编译

• Timing Path在静态时序分析中占有很重要的地位，每条Timing Path都有一个起始点和终点，Timing Path的终点可以是（D）
  【A】芯片输出管脚和寄存器的Q端
  【B】芯片输出管脚和寄存器的CLK端
  【C】寄存器的Q端和CLK端
  【D】芯片输出管脚和寄存器的D端
  【注：STA的起始点有两种，第一个是时序器件的时钟输入端，最常见的就是寄存器的时钟输入端（CLK）；第二个是电路的输入端口，最典型的就是FPGA的input IO。终点也是有两种，第一个是时序器件的数据输入端，最常见的就是寄存器的数据输入端（D）；另一个是设计的输出端口，比如FPGA的output IO】

• 下面哪些不是静态时序分析的缺点（C）
  【A】不适合异步电路
  【B】不能验证功能
  【C】相对动态时序分析速度慢
  【D】无法识别伪路径
  【注：静态时序分析速度快，占内存小，但是不能对一部电路进行时序分析；动态时序分析和平时的仿真模拟很像，分析速度慢，且有时难以保证覆盖率】

• 以下哪些手段能够降低功耗（ABCD）
  【A】降低高翻转信号的负载
  【B】降低频率开关转换信号的逻辑深度
  【C】操作数隔离
  【D】减少电路中的glitch

• 关于异步设计的缺点，下面说法错误的是（B）
  【A】异步设计会产生毛刺
  【B】异步设计导致时钟变慢
  【C】异步设计不能做STA
  【D】信号的时延随着每次布局布线的不同而不同，随着PVT的改变而改变，因此可靠性很差，而且不容易移植

• 只使用2选1MUX实现异或逻辑，最少需要（）个MUX？
  【A】3
  【B】1
  【C】2
  【D】4

• 操作符的优先级
  

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