【SVA】SystemVerilog Assertion语法速查

seq与property

|->,|=>

seq是单次检查，没什么必要用蕴含操作符
property是并行检查，蕴含操作符的左手是并行检查开启的条件。

##

!!!注意，这里的延迟和仿真里加的＃有一点区别。

[*n ]

[=n ]

and

and是同一个周期开始检查，但不一定同一个周期结束检查。

intersect

与and相同是与逻辑，是同一个周期开始检查，也是同一个周期结束检查。

or

是同一个周期开始检查，但不一定同一个周期结束检查。需要左右至少有一个条件满足。才检查。

first_match

throughout

within

if

if和蕴含操作符是一样的

ended

局部变量与赋值

property和sequence内部可以创建局部变量

在sequence、property中调用display

[->1]

$rose $fell $isunknow

$stable

$past

$countbits ,$countones,$onehot,$isunknown

控制assertion的打开和关闭

property 与 assume ，coverage，assertion(checker)