VCS仿真流程及基本操作

VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。 VCS具有行业中较高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面，它提供了对模拟结果的交互和后处理分析。

VCS 可提供业内领先的性能和容量，同时支持一整套先进的调试、缺陷查找、覆盖率、验证规划和断言技术。其调试技术可以理解验证方法学，并提供了对随机约束的调试。 VCS 的多核技术可在多台多核机器上并行运行设计、测试平台、断言和调试功能，将验证速度提高 2 倍，缩短验证时间（请参见图 1）。 VCS 的分区编译 (Partition Compile) 流程仅重新编译被修改的代码，缩短用户的迭代编译周期多达 10 倍。 VCS 还提供一整套全面诊断工具，包括仿真内存消耗和仿真时间解析、交互式约束调试、智能记录等，帮助用户快速分析问题。 VCS 支持原生的低功耗仿真和 UPF 格式 ，在既有的完整的调试手段和高性能仿真的基础之上，可提供创新的电压感知验证技术，定位现代低功耗设计中的缺陷。 VCS 具有内置调试和可视化环境，支持所有流行设计和验证语言，包括 Verilog、VHDL、SystemVerilog、OpenVera™、SystemC™ 以及 VMM、OVM 和 UVM™ 等方法学，可帮助用户交付优质的设计。

基本流程：(编译+仿真)
首先把要仿真的.v文件存放于统一的文件夹下

编译 vcs a.v b.v c.v  -debug_all   ，成功后会产生simv文件

仿真 ./simv -gui 出现dve界面

将指定信号加入wave后run即可观察