verilog 中forever always_这才是用Gvim写Verilog的正确方式

环境：RedHat Linux，工具：GVim，Emacs

为了高效的编写Verilog，通常有些编辑器插件可以自动生成代码，比如自动端口定义，自动连线，自动实例化等等。公司的环境有很好用的自动化插件，想给自己的电脑也整个怎么做。比如Emacs中有个插件叫verilog-mode。但是博主习惯了用Vim，查询后发现Vim也可以调用这个插件来实现自动化。

verilog-mode开发者网站在这里，更多内容去上网查询。

https://www.veripool.org/wiki/verilog-mode

自动化前

module 

自动化后

module 

在相应的位置写好命令，测试了下不区分大小写。然后在Vim命令模式下按 < Leader > + a，< Leader>在Vim中默认是 ，也就是按 + a，就OK了。这个对于写顶层的来说大大提高了效率。

实例化的文件和top在一个目录下直接运行就行，如果不在一个目录下，就在endmodule后添加如下