SystemVerilog 控制流 - 循环

循环是一种重要的控制流结构，它允许在程序中重复执行一段代码。在 SystemVerilog 中，有几种循环语句可供使用，包括 for 循环、while 循环和 do-while 循环。这些循环语句使得我们能够有效地管理和处理重复性任务。在本文中，我将介绍这些循环语句的使用方法，并提供一些示例代码。

1. for 循环
   for 循环是一种常用的循环结构，它允许我们在指定的条件下重复执行一段代码。for 循环由三个部分组成：初始化语句、循环条件和循环迭代。初始化语句在循环开始前执行一次，循环条件在每次迭代前进行检查，如果条件为真，则执行循环体中的代码，并在每次迭代结束后执行循环迭代。

下面是一个使用 for 循环计算数组元素和的示例代码：

module ForLoopExample;
  reg [7:0] array [0:9];  // 定义一个包含 10 个 8 位元素的数组
  reg [7:0] sum;          // 定义一个 8 位变量用于保存和

  initial begin
    // 初始化数组
    foreach (array[i]) begin
      array[i] = i;
    end

    // 计算数组元素和
    sum = 0;
    for (int i = 0; i < 10; i = i + 1) begin
      sum = sum + array[i];
    end

    // 打印结果
    $display("Sum: %d", sum);
  end
endmodule

在上面的示例中，我们使用 for 循环计算了一个包含 10 个元素的数组的和。在初始化语句中，我们使用 foreach 循环初