5位无符号阵列乘法器设计_matlab与FPGA数字滤波器设计（6）—— Vivado 中使用 Verilog 实现并行 FIR 滤波器/截位操作...

    在 FPGA 实现 FIR 滤波器时，最常用的是直接型结构，简单方便，在实现直接型结构时，可以选择串行结构/并行结构/分布式结构。

并行结构即并行实现 FIR 滤波器的乘累加操作，数据的处理速度较快，使用多个乘法器同时计算乘法操作，数据输入速率可以达到系统处理时钟的速率，且与阶数无关(相比较串行，用了更多的资源，但提高了处理速度，典型的“以资源换速度”的设计思想)；

1. 新建工程和文件

(1) 新建 Verilog 文件

    输入信号 16-bit，输出信号 16-bit，复位 rst_n 低电平进行复位；

(2) 获取滤波器系数 h0 ~ h7；

    按照 第一讲的方式使用 matlab 的 fdatool 工具箱设计 FIR 低通滤波器，设置为系数 8-bit 量化，采样时钟 32 MHz(并行处理时输入输入速率可以达到系统时钟速率)，截止频率设为 1 .5 MHz，与前面调用 IP 核的时候一致(32 MHz时钟，0.5MHz信号 + 5 MHz 高频噪声，99阶)；

    观察右上方的幅频特性曲线，发现 7 阶的滤波器效果确实不好，在 5 MHz处幅度衰减较小，所以此处更改噪声为 13 MHz，该频率点的衰减较大，滤波效果明显；

    量化后导出参数，可以直接用 .coe 文件导出备用，导出后 matlab 也会自动打开系数文件，用 Verilog 语言的常数定义参