【快速导航】本博客（数字IC设计领域）快速索引

【数字IC手撕代码篇】

• 奇数分频
• 偶数分频
• 半整数分批
• 小数/分数分频
• 序列检测器
• 模三检测器
• 饮料机
• 异步复位，同步释放
• 边沿检测（上升沿，下降沿，双边沿)
• 全加器，半加器
• 格雷码转二进制
• 单bit跨时钟域（打两拍，边沿同步，脉冲同步）
• 奇偶校验
• 伪随机数生成器[线性反馈移位寄存器]
• 同步FIFO

【数字IC协议篇】

• UART协议
  【数字IC】深入浅出理解UART
  【数字IC】从零开始的Verilog UART设计

• SPI协议
  【数字IC】深入浅出理解SPI协议
  【数字IC】从零开始的Verilog SPI设计

• I2C协议
  【数字IC】深入浅出理解I2C协议

• AXI协议
  【AXI】解读AXI协议双向握手机制的原理
  【AXI】解读AXI协议中的burst突发传输机制
  【AXI】解读AXI协议事务属性(Transaction Attributes)
  【AXI】解读AXI协议乱序机制
  【AXI】解读AXI协议原子化访问
  【AXI】解读AXI协议的额外信号
  【AXI】解读AXI协议的低功耗设计
  【数字IC】深入浅出理解AXI协议
  【数字IC】深入浅出理解AXI-lite协议

【数字IC面试笔试篇】

• 【FPGA】浙江大华_笔试面试题目分享
• 【数字设计】乐鑫科技_笔试面试题目分享
• 【数字设计】联发科技_笔试面试题目分享
• 【数字设计】小米科技_笔试面试题目分享
• 【数字设计】诺瓦科技_笔试面试题目分享
• 【数字设计】星宸科技_笔试面试题目分享
• 【数字设计】新华三半导体_笔试面试题目分享
• 【数字设计】华为海思/消费者ＢＧ_笔试面试题目分享
• 【数字设计】壁仞科技_笔试面试题目分享
• 【数字设计】恒玄科技＿笔试面试题目分享
• 【数字设计】澜起科技_笔试题目分享
• 【数字设计】哲库科技_笔试题目分享
• 【数字设计】沐曦科技_笔试题目分享

【经典电路结构篇】

• 【ALU】32-bit低时延高速整数ALU的设计|超前进位加法器
• 【MUL】大数乘法器的设计与优化（32位，16位，8位 Dadda Tree与Wallace Tree)
• 【FPU】浮点数计算单元的设计

【Verilog高级语法篇】

• 多维数组：灭霸打个响指的功夫，看懂Verilog多维数组
• clog2系统函数: 关于Verilog自动计算位宽的系统函数$clog2,这些是你不得不知道的
• UDP用户原语：玩转UDP用户原语，这篇文章就够了
• $monitor系统函数：放学前的最后几分钟，看懂Verilog中的monitor系统函数
• generate语句：一把王者的时间，学会Verilog中的generate语句
• parameter常量：玩转parameter与localparameter，这篇文章就够了
• inout双向端口：通俗易懂的带你解读inout双向端口
• task与function区别：芯片人必会的task与function区别详解

【工具使用篇】

• 【Vim】IC芯片设计/验证工程师的Vim文本编辑器使用实录

• 【Modesim/Questasim】如何在仿真窗口查看信号频率

• 【Modesim/Questasim】如何设置“tab”键缩进数量

• 【Modesim/Questasim】如何去除仿真时的信号前缀

• 【Modesim/Questasim】如何设置一个清爽的仿真窗口

• 【Modesim/Questasim】如何使用delta cycle来观察相同边沿的先后顺序

• 【Modesim/Questasim】如何用命令行的形式进行仿真及do脚本的使用

• 【Modesim/Questasim】如何使用Modesim查看状态机状态跳转