FPGA时序约束-设置伪路径和设置异步时钟

**什么是设置伪路径？**伪路径是指该路径存在，但该路径的电路功能不会发生或者无须时序约束。
创建伪路径的好处：可以减少工具运行优化时间，增强实现结果，避免在不需要进行时序约束的地方花费较多时间。
设置伪路径一般用在：①跨时钟域，②一但上电就被写入数据的寄存器，③异步复位或测试逻辑，④异步双端口RAM。总结：伪路径主要就是用在异步时钟的处理上。

**注意的是：**伪路径的设置是单向的，如果两时钟之间存在相互的数据传输，则需要再反向设置一次伪路径。
举例如何设置伪路径：

在异步时钟的位置右击选择设置伪路径即可。
而关于异步复位的为路径设置直接代码，set_false_path -from [get_ports rst_pin]即可。

设置异步时钟：当两个异步时钟之间有数据交互时需要设置异步时钟，
例如：set_clock_groups -asynchronous -group [get_clocks clk_samp] -group [get_clocks clk2]