AXI非常用信号说明

 待完善，参考如下：

AXI总线信号介绍 

 

对AXI中的AxCACHE的理解 - 知乎

AXI之原子操作_axi原子操作-CSDN博客

AXLOCK：AXI3中包含exclusive transaction和lock transaction，AXI4中只包含exclusive transaction。

AXCACHE：在AXI3中，4bit数据分别是buffer,cache,read allocate, write allocate。

                                    　　bufferable多用在write操作中，表示可以由一个中间节点来返回response信号。

                                    　　cacheable在读操作中，表示可以prefetch一些数据，在写操作中，表示可以将不同的write merged together。

                                    　　RA针对，读操作。WA针对，写操作。详见之前博客：http://www.cnblogs.com/-9-8/p/4655243.html

                                    　　只有在cacheable有效的情况下，这两个bit才有效。

                                在AXI4中，cache bit改名为modefiable，RA,WA的概念被更新，将不用的哪一个allocate bit改为other allocate。

                     　 AXPROT：3bit数据分别表示，privilage/secure/instruction。在amba总线中与ARM core的状态联系在一起。

                      　AXQOS：AXI4中的信号，4bit的quality，用在每个读写transaction的channel中，用作priority indicator，越大的值，表示越高的

                                　　优先级，默认值是4’b0000表示接口不实现QoS。master侧必须根据scenario来产生具体的QoS值，而slave根据QoS的值

                                 　　来决定不同transaction的值。如用在DDR Controller中，决定transaction的优先级来转换为DDR的读写次序。

               　　　AXREGION：AXI4中的信号，4bit可以表示16个region。主要作用是简化slave中的address decode。由interconnect在做address

                                　　decode时产生。否则使用默认值。同样必须在4k范围内。   

 RRESP/BRESP：表示四种错误，OKAY/EXOKAY/SLVERR/DECERR。

　　　　　　　　　　　　　 EXOKAY，用在exclusive的访问，

　　　　　　　　　　　　　 SLVERR，表示trans已经经过interconnect，到达slv，但是slv返回error。

　　　　　　　　　　　　　　　　比如，对read-only区域的写，lowe-power状态下的访问，不支持的size，burst等。

　　　　　　　　　　　　　 DECERR，表示interconnect的route出错，被导向interconnect内部的一个default slave。

                                         　　由于axi的out-of-order特性，晚的transfer的resp可能会更早的返回，早的transfer的resp返回的比较晚，master需要可以

                                         　　处理这样的情况的。