静态随机存取存储器（SRAM）

前言:

主存（内部存储器）是半导体存储器。根据信
息存储的机理不同可以分为两类：
静态读写存储器(SRAM)：存取速度快
动态读写存储器(DRAM)：存储密度和容量比
SRAM大。

 

一.基本的静态存储元阵列

如图所示为基本的静态存储元阵列:                             

 SRAM用锁存器（触发器）作为存储元。（只要直流供电电源一直加在这个记忆电路上，它就无期限的保持记忆的1状态或0状态。如果电源断电，则存储的数据（1或0）就会丢失。)

任何一个SRAM，都有三组信号线与外部打交道:                地址线；数据线；控制线。

 

二.基本的SRAM逻辑结构

 SRAM芯大多采用双译码方式，以便组织更大的存储容量。采用了二级译码：将地址分成X向、y向两部分如图所示。           
SRAM芯片大多采用双译码方式，以便组织更大的存储容量。采用了二级译码:将地址分为X向，y向两部分，如图a所示:

 存储体（256×128×8):通常把各个字的同一个字的同一位集成在一个芯片（32K×1)中，32K位排256×128的矩阵。8个片子就可以构成32KB。

地址译码器:采用双译码的方式（减少选择线的数目）。
A0~A7为行地址译码线
A8~A14为列地址译码线

图(a)表示存储容量为32K×8位的SRAM逻辑结构图。它的地址线共15条，其中X方向8条(Ao~A7)，经行译码输出256行，y方向7条(A8~A14），经列译码输出128列，存储阵列为三维结构，即256行×128列×8位。双向数线有8条，I/Oo~1/O,。向SRAM写入时，8个输入缓冲器被打开，而8个输出级冲器被关闭，因而8条VO数据线上的数据写入存储阵列中。从SRAM读出时，8个输出缓冲器被打开，8个输入缓冲器被关闭，读出的数据送到8条I/O数据线上。

如图b所示为32Kx8位SRAM的逻辑图:

 读与写的互锁逻辑:                                                控制信号中CS是片选信号，CS有效时（低电平)，门G1、G2均被打开。OE为读出使能信号，OE有效时(低电平），门G2开启，当写命令WE=1 时（高电平），门G1关闭，存储器进行读操作。写操作时，WE=0，门G1开启，门G2闭。注意，门G1和G2是互锁的，一个开启时另一个必定关闭，这样保证了读时不写，写时不读。

 

三.SRAM读/写时序

1.读周期

读出时间Taq

读周期时间Trc

2.写周期

写周期时间Twc

写时间twd

3.存取周期

读周期时间Trc=写时间twd

 举例说明:

 

四.存储器容量的扩充

1、位扩展

给定的芯片字长位数较短，不满足设计要求的存储器字长，此时需要用多片给定芯片扩展字长位数。三组信号线中，地址线和控制线公用而数据线单独分开连接。                                                                               d=设计要求的存储器容量/选择芯片存储器容量     [例] 利用1M×4位的SRAM芯片，设计一个存储容量为1MX8位的SRAM存储器。

解：所需芯片数量=(1M×8)/(1M×4)=2片

设计的存储器字长为8位，存储器容量不变。连接的三组信号线与例相似，即地址线、控制线公用，数据线分高4位、低4位，但数据线是双向的，与SRAM芯片的I/O端相连接，两片同时工作。见下图所示。

 2.字扩展

给定的芯片存储容量较小（字数少），不满足设计要求的总存储容髯，此时需要用多片给定芯片来扩展字数。三组信号组中给定芯片的地址总线和数据总线公用，控制总线中RV公用，使能端EN不能公用，它由地址总线的高位段译码来决定片选信号。所需芯片数仍由（d=设计要求的存储器容量/选择芯片存储器容量）决定。

[例] 利用1MX8位的DRAM芯片设计2MX8位的DRAM存储

解：所需芯片数d=(2M×8)/（1M×8)=2(片)

设计的存储器如图所示。

 字长位数不变，地址总线Ao~A19同时连接到2片DRAM的地址输入端，地址总线最高位有A20、A2o，分别作为两片DRAM的片选信号，两个芯片不会同时工作。

3.字位扩展

先位扩展，再字扩展。