大家都知道,面试的表现会对于个人职业发展的重要性,不仅能决定是否录用,还会影响到后期的谈薪,所以面试前一定要做好充分的准备。
今天IC修真院为大家带来了数字IC后端的面试题目,希望大家能够用得上。
Route 之前,实验布线,把线连起来就行,只看最基本的 drc rule,速度很快。 最终布线,关心所有的 drc 规则,速度较慢。
此题经常容易被作为笔试题,考察学生的时序基础理解能力 本质上,standard cell delay 由 cell 的 input transition 和 output load 决定 PVT作为外部条件,也会影响到 cell 的 delay。应该理解到 PVT 与 delay 的关 系是怎么样?
建议: 比较全面的回答是在同一种 PVT 条件下,cell delay 由 inputtransition 和 output load 决定
回顾常见的sdc命令:描述芯片的工作速度,即时钟的频率,包括 create_clock,create_generated_clock 等 2 描述芯片的边界约束,包括 set_input_delay,set_output_delay 等描述芯片的一些设计违反 rule(DRV),包括 set_max_fanout,set_max_capacitance, set_max_transition 等 描述设计中一些特殊的路径,包括 set_false_path, set_multicycle_path 等 。
Max transition, max capacitance, max fanout 为什么优先修复,需要记牢 可以特意和面试官指出:max fanout 不需要修复。
1 减小 data path 的 delay Vt Swap, HVT>RVT, RVT>LVT 插入 BUF (线太长,fanout 过大) Size up cell(增强驱动) 走高层线。
2.增加 capture clock path delay 需要注意:加 buf 在 capture clockendpoint 前面 并且检查: 下一级 path 是不是有 setup slack margin 该级register 的 input pin 上的有没有 hold margin。
经典必问题 增加 data path 上的 delay Endpoint 上插 buffer/delay cell讲师建议:面试官一般会引申出去,接着问你 buffer 插在什么位置 优先采用delay cell 还是 buffer, 这两者的优缺点。
Violation 较大时,优先使用 delay cell;较小时,优先使用 buffer。Delaycell 面积上占优势,但是驱动能力较弱。
优先采用 invertor,clock invertor 具有整流作用,可以有效避免 min pulsewidth 的问题。
描述芯片的工作速度,即时钟的频率,包括 create_clock,create_generated_clock 等 描述芯片的边界约束,包括 set_input_delay,set_output_delay 等描述芯片的一些设计违反 rule(DRV),包括 set_max_fanout,set_max_capacitance, set_max_transition 等 描述设计中一些特殊的路径,包括 set_false_path, set_multicycle_path 等 描述设计中一些需要禁止的timing arc,例如 set_disable_timing。
主要区别在于 CTS 过程中 generate clock 会继承 source clock 的 latency。
回顾课程上关于 OCV 的介绍。 OCV,较为悲观的时序计算模式。Cell PVT在实际芯片上不可能落在一个点 上,有可能是一个范围,利用 crpr 消除悲观量。
大的 Macro 尽量贴边摆放 同一个模块里面的 Macro 经可能放在一起 Macro与 Macro 之间要留有一定空隙,给予布线资源。
给 core 区域留出一个规整的区域摆放标准单元17. 如何判断 floorplan 摆放质量的好坏?两个要素,congestion 和 timing。
两个要素,congestion 和 timing。
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