hdlbits系列verilog解答（always块2）-30

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一、问题描述

对于硬件综合，有两种类型的 always 相关块：
Combinational: always @(*) --组合逻辑
Clocked: always @(posedge clk) --时序逻辑

时钟变化触发的always块生成一些组合逻辑，同时在其后生成触发器，这些组合逻辑在经过触发器之后输出不会立即变化，要等下一个时钟才会变化。

阻塞与非阻塞赋值
Verilog 中有三种类型的赋值：

• 连续赋值（ assign x = y; ）。仅当不在过程中时才能使用（“不在always块用”）。
• 过程阻塞赋值：（ x = y; ）。只能在过程中使用。
• 过程非阻塞赋值：（ x <= y; ）。只能在过程中使用。

在组合always块中，使用阻塞赋值。在时钟always块中，使用非阻塞赋值。完全理解原因对于硬件设计不是特别有用，需要很好地理解Verilog仿真器如何跟踪事件。不遵循此规则会导致极难发现错误，这些错误既是不确定的，又在仿真和综合生成的硬件之间有所不同。

简单说就是组合逻辑使用阻塞赋值，时序逻辑使用非阻塞赋值。本质区别在于阻塞赋值在执行下一条语句之前就会完成对左端