SAR ADC 详细介绍

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SAR ADC简介

SAR ADC电路结构

逐次比较过程说明：

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SAR ADC简介

为了能够使用数字电路处理模拟信号，必须将模拟信号转换为相应的数字信号，方能送入数字系统进行处理。压力、温度、声音等都是常见的模拟信号，将连续变化的模拟信号转换为离散的数字信号的器件就叫做模数转换器（ADC，Analog-Digital Converter）。

逐次逼近型ADC（Successive Approximation ADC）采用的是一种反馈比较型电路结构。它的构思是这样的：取一个数字量加到DAC上，于是得到一个对应的输出模拟电压。将这个模拟电压和输入的模拟电压信号相比较。如果两者不相等，则调整所取的数字量，直到两个模拟电压相等为止，最后所取的这个数字量就是所求的转换结果。

SAR ADC电路结构

SAR ADC的工作原理可以用图1所示的电路结构框图来说明。这种转换器的电路包含比较器C、DAC、寄存器、时钟脉冲源和控制逻辑等5个部分。

转换开始前先将寄存器清零，所以加到DAC的数字量也是全0.转换控制信号VL变为高电平时开始转换，时钟信号首先将寄存器的最高位置成1，使寄存器的输出为100...00。这个数字量被DAC转换成相应的模拟电压Vo，并送到比较器与输入信号VI进行比较。如果Vo>VI，说明数字过大了，则这个1应去掉；如果Vo

上述的比较过程正如同用天平去称量一个未知重量的物体时所进行的操作一样，而所使用的砝码一个比一个重量少一半。

逐次比较过程说明：

如图2所示，这是一个输出为3位二进制数码的逐次逼近型ADC。图中的C为电压比较器，当VI≥Vo时，比较器的输出VB=0；当VI 转换开始前先将FFA、FFB、FFC三个触发器置零，同时将FF1~FF5组成的环形移位寄存器置成Q1Q2Q3Q4Q5=10000状态。
转换控制信号VL变成高电平后，转换开始。第一个CLK脉冲到达后，FFA被置1而FFB、FFC被置0。这时寄存器的状态QAQBQC=100加到DAC的输入端上，并在DAC的输出端得到相应的模拟电压Vo。Vo和VI在比较器中比较，其结果不外乎两种：若VI≥Vo，则VB=0；若VI＜Vo，则VB=1.同时，移位寄存器右移一位，使Q1Q2Q3Q4Q5=01000.
第二个CLK脉冲到达时FFB被置为1。若原来的VB=1，则FFB被置为0；若原来的VB=0，则FFB的1状态保留。同时移位寄存器右移一位，变成00100状态。
第三个CLK脉冲到达时FFC被置1。若原来的VB=1，则FFB被置为0；若原来的VB=0，则FFB的1状态保留。同时移位寄存器右移一位，变成00010状态。
第四个CLK脉冲到达时，同样根据这时的VB的状态决定FFC的1是否应当保留。这时FFA、FFB、FFC的状态就是所要的转换结果。同时，移位寄存器右移一位，变为00001状态。由于Q5=1，于是FFA、FFB、FFC的状态便通过们G6、G7、G8送到了输出端。
第五个CLK脉冲到达后，移位寄存器右移一位，使得Q1Q2Q3Q4Q5=10000，返回初始状态。同时，由于Q5=0，门G6、G7、G8被封锁，转换输出信号随之消失。

为了减小量化误差，令DAC的输出产生-Δ/2的偏移量。这里的Δ表示DAC最低有效位输入1产生的输出模拟电压大小，它也就是模拟电压的量化单位。为使量化误差不大于Δ/2，在划分量化电平等级时应使第一个量化电平为Δ/2，而不是Δ。现在与VI比较的量化电平每次由DAC输出给出，所以应将DAC输出的所有比较电平同时向负的方向偏移Δ/2。
从这个例子中可以看出，3位输出的ADC完成一次转换需要5个时钟周期。如果是n位输出的ADC，则完成一次转换的所需的时间将为n+2个时钟周期。因此，SAR ADC的转换速度比并联型ADC低。
例如，一个输出为10位的SAR ADC完成一次转换需要12个时钟周期。然而，在输出位数较多时，SAR ADC的电路规模要比并联比较型小得多。因此，除了对转换速度要求特别高的场合，SAR ADC是集成ADC转换产品中用得最多的一种电路。

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 参考视频：https://www.bilibili.com/video/BV1np4y1y7Yj?p=159