初步了解FPGA中的HLS

HLS是什么？与VHDL/Verilog有什么关系?

HLS是什么？

HLS就是高综合（High level Synthesis）的缩写，通过HLS，我们可以将C或者c++语言编译为FPGA能够读懂和运行的RTL级别的语言。

这个术语是行为和电子系统的结合：是一门技术，也是一门科学，它把设计意图抽象化，抽象视图可以自动地将人类设计者的努力付诸现实。最终生成的设计应遵循一系列要求，包括芯片面积、时钟频率、功耗和时间性能的要求等等。

通过HLS将电路设计规范的算法级或行为级描述在一定的约束条件下转化为电路结构描述的方法和过程。高层次综合又称为行为级综合、算法级综合等。它使设计者能够在更高层次进行电子设计，更快速有效地在较高层次设计验证和仿真，而较低层次的工作由工具来自动完成，从而让数字电路系统设计工程师可以有更多的精力和更充分的条件去进行设计空间的搜索，寻求最佳的设计方案。

HLS 的过程通常基本包括预处理、编译、转换、调度、分配、控制器、综合、RTL 、生成、和反编译等几个部分。编译、转换部分决定了软件的兼容性和易用性，调度（schedule）和分配（binding）主要决定了产生的 RTL 的性能、资源大小等。

与VHDL/Verilog有什么关系?

verilog 适合于RTL 级别的硬件描述，但是RTL 级别的硬件描述其实还是过于底层，因此这也带来了很多繁重的编码和设计工作，类似于汇编程序一样，Verilog可以精准的控制电路实现，但实现起来需要较长的周期，而HLS虽然可快速迭代，但其从软件到硬件翻译无论是面积还是资源均难以控制。

VHDL/Verilog两者结构基本相似，并行语句的种类也类似；

VHDL语言需要进行大量说明，程序通常比较长；

Verilog HDL通常不进行说明，或只进行非常简短的说明，程序比较简短。

HLS有哪些关键技术问题？目前存在什么技术局限性？

关键技术

1.输入语言采用了类 C语言而非前两代的 HDL 语言，如 C、C++、SystemC 以及 SpecC、HandelC 等，这能够使得系统模型得到复用，进行进一步的软硬件实现。

2.实现了对时序（timing）比较精确的评估和调度。

3.实现了对验证环境的重复使用，通过 TLM 建模技术可以将系统验证环境复用于 RTL 级验证，降低了验证的复杂度。

局限性

• 没有早期的性能估计以及任何违反设计和平台限制的行为

• 没有利用所有可能的数据通信方式

• 没有功能概述，也没有对用户代码进行优化转换

• 支持代码报告得太晚了

• 在某些情况下，工具的高效实施是不可能的，例如当必须将太多的加速器映射到硬件部分时。 HLS工具无法预先检测到这种情况，也无法在用户坚持的情况下尽量减轻其影响。