【紫光同创国产FPGA教程】【PGL50H第一章】LED 流水灯实验例程

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适用于板卡型号：

紫光同创PGL50H开发平台（盘古50K）

一：盘古50K开发板（紫光同创PGL50H开发平台）简介

盘古50K开发板（紫光同创Logos系列PGL50H关键特性评估板）采用核心板+扩展板的结构，并使用高速板对板连接器进行连接。

核心板由 FPGA+2 颗 DDR3+Flash+电源及复位构成，承担 FPGA 的最小系统运行及高速数据处理和存储的功能。FPGA 选用紫光同创 40nm 工艺的 FPGA（logos 系列：PGL50H-6IFBG484）。PGL50H 和 DDR3 之间的数据交互时钟频率最高到 400MHz，2 颗 DDR3 的数据位宽为 32bit，总数据带宽最高 25600（800×32）Mbps，充分满足高速多路数据存储的需求。

PGL50HFPGA带有4路HSST高速收发器，每路速度高达 6.375Gb/s，适合用于光纤通信和PCIe数据通信；电源采用多颗 EZ8303（艾诺）产生不同的电源电压。底板为核心板扩展丰富的外围接口, 预留 HDMI 收发接口用于图像验证及处理；预留的光纤接口、10/100/1000M 以太网接口，PCIE 接口，方便各类高速通信系统验证；预留一个 40pin 的 IO 扩展连接器，方便用户在开发平台基础上验证模块电路功能。

二、实验目的

控制 8 个 LED 灯按顺序依次点亮和熄灭。

三、实验原理

通常的时，分，秒的计时进位大家应该不陌生； 1 小时=60 分钟=3600 秒，当时针转动 1 小时，秒针跳动 3600 次；

 在数字电路中的时钟信号也是有固定的节奏的，这种节奏的开始到结束的时间,我们通常 称之为周期（T）。

在数字系统中通常关注到时钟的频率,那频率与周期的关系如下：

?? = 1 T ；

MES50HP 板卡上单端时钟有一个 50MHz 和一个 27MHz 的晶振提供时钟给到 PGL50H;

实验分析:

控制 LED 亮灭需要控制 IO 输出的高低电平即可(高电平点亮,低电平熄灭),原理图如下：

 控制 LED 依次 0.5s 亮,0.5s 灭,需要控制 IO 依次输出 0.5s 高电平,0.5s 低电平周期变化, 如下图波形:

 若使用 50MHz 外部输入时钟，时钟周期为 20ns（在 verilog 设计中的计数器的计时原理 基本上是一致的，确认输入时钟周期和目标计时时间后可得到计数器的计数值到达多少后可得 到计时宽度）;

0.5s = 25000000*20ns = 25000000 × T50MHz;

IO 输出状态只有两种：1 或 0；我们可以使用一个计数器，计数满 25000000 个时钟周期 时变化不同 LED 点亮。

四、实验源码设计

1、文件头设计

在 module 之前添加文件头，文件头中包含信息有：公司，作者，时间，设计名，工程名， 模块名，目标器件，EDA 工具(版本)，模块描述，版本描述（修改描述）等信息；以及仿真时 间单位定义；

`timescale 1ns / 1ps 表示仿真精度是 1ns，显示精度是 1ps； `define UD #1 定义 UD 表示#1；#1 仅仿真有效，表示延时一个仿真精度，结合上一条 语句表示延时 1ns；

2、设计 module  

2.1创建 module，确定输入输出信号

 此段代码是标准的 module 创建的模型，module 创建时需要确认输入输出信号并定义好位 宽，之后在对 module 进行具体的逻辑设计；管脚与管脚之间用 “ , ”隔开，最后一个管脚不用 间隔符号； 创建 module 时需要定义输入输出信号;本实验输入时钟和复位即可，输出是控制 LED 的亮 灭，MES50HP 板卡上共有 8 个 LED，故而输出 8bit 位宽的信号；

2.2设计一个计数器；

单个状态计数 25_000_000，即 24_999_999 = 25’b1_0111_1101_0111_1000_0011_1111; 所以计数器的位宽为 25 位即可，此处请结合数字电路中的同步计数器的工作原理分析；

当计数器计数到 25'd24_999_999 时，计数过程包含了从 0～26'd2499_9999 的时钟周期， 故而总时长时 25’d25_000_000 × ????????；硬件输入时钟为 50MHz，所以此计数器的计数周期是 0.5s；  

2.3led 显示状态控制

在指定的时间刻度上对 LED 的状态进行变更，以达到控制 LED 依次亮灭的目的； led_light_cnt 的计时周期为 0.5s，故在 led_light_cnt 上取一个点来变更 LED 的显示状 态即可完成每隔 0.5s LED 显示发生变化；由于 LED 亮和灭只有两个状态，在赋值处理上将寄 存器进行移位操作；

 3、完整的 Module（不含注释）

 4、硬件管脚分配

MES50HP 的 LED 和 CLK 与 FPGA 的 IO 连接部分的原理图如下，详情可查看硬件使用手册或 原理图：

 复位设计是低电平有效，MES50HP 开发板提供了 8 个用户按键（K1～8），按键低电平有 效，但按键按下时，IO 上的输入电压为低；当没有按下按键时，IO 上的输入电压为高电平； 选择任一个用户按键作为复位输入即可。

 五、实验步骤

PSD 软件相关

（1）PSD 软件安装包获取：

软件版本：PDS_2022.1 （注：本文档中所有实验均使用 PDS_2022.1 版本实现） 软件安装包位置：5_Software\PDS2022.1；

（2）PSD 软件 license 申请：

方法一：通过紫光同创官网申请 license，官网链接：https://www.pangomicro.com/； 方法二：虚拟网卡设置 MAC，参考文档：7_doc\虚拟网卡设置 MAC；

（3）PSD 软件安装流程：

PSD 软件安装步骤参考文档：1_Demo_document\工具使用篇；

（4）PDS 软件使用：

a.快速使用手册可查看文档：1_Demo_document\工具使用篇\ 02_PDS 快速使用手册 b.PDS 各工具使用可查看：安装路径下 doc 文件夹，示意图如下：

 六、下载与 Flash 固化

下载与 flash 固化可参考文档：1_Demo_document\工具使用篇\04_FPGA&CPLD 的下载与固 化

七、实验现象

8 颗 LED 灯按照设定的顺序和时间依次点亮和熄灭。