Altera_FPGA时序约束及设计优化

前方高能，全程干货。来自Altera官方培训资料

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一、Altera_FPGA设计优化

 时序优化（speed）资源优化（area）功耗优化（power）

1.优化助手DSE:

 

Open:Tools-Lanch Design Space Explorer II

On the Project page, open the project and revision you want to compile and explore.

On the Setup page, under Compilation Type, click Local.

On  the Exploration page, under Exploration Points, click Single compilation or Design Exploration.

Set other compilation or exploration parameters, as needed.

Click Start.

图1.选择优化模式

2.Optimization Advisor:

   Open:Tools-Advisors-Timing Optimization Advisor/

Resource Optimization Advisor/Power Optimization Advisor

高亮的黄色感叹号部分表示可以优化设置，有些选项可直接选择Correct the Settings设定为推荐值，如功耗优化（Power Optimization Advisor）中为减小动态功耗，设定综合器和布局布线器进行Power-Driven设计：

图2.功耗优化按Advisor推荐设定

点击Correct the Settings之后，会发现Assignments-Settings中相关选项进行了更改：

 

 图3.综合时动态功耗优化选项自动被设定

 

  以此类推，根据需求优化其他时序、功耗或面积选项。

 

3.功耗分析工具EPE （略）

 

 

图4.EPE进行功耗分析

 

二、时序约束

1.TimeQuest基础

 

图5.TimeQuest界面

 

 

图6.用TimeQuest创建SDC约束文件

 

 

图7.TimeQuest使用流程

2.编写时序约束(*.sdc)

可使用GUI自动生成相关命令:Constrains-Create Clock/..，SDC约束共包括四类时序约束：Clocks、I/O、False paths、Multicycle paths

(1)Clocks Constraints

 

 

图8.时钟约束类型

 

 

 

图9.Create Clock by GUI

 

图10.Create Generated Clock by GUI

 

图11.Clock Latency by GUI

 

图12.Clock Uncertainty by GUI

 

图13.Unconstrained Path Report

 

(2) I/O Constraints

 

图14.IO Constraints类型

 

图15.组合逻辑IO的Maximum Delay by GUI

 

图16.同步时序电路IO Delay by GUI

 

 

图17.检查SDC报告

 

(3)False paths Constraints（略）

 

(4)Multicycle paths Constraints（略）