vivado产生报告阅读分析10-时序报告6

1、“ Timing Summary Report ”详情

“ Bus Skew Report ” （ 总线偏差报告 ） 包含下列部分 ：

• “ General Information ”部分

• “ Summary ”部分

• “ Set Bus Skew ”部分

“ General Information ”部分

“ Timing Summary ” （ 时序汇总 ） 报告的“ General Information ” （ 常规信息 ） 部分可提供如下内容的相关信息 ：

• 设计名称

• 所选器件、封装和速度等级 （ 带有速度文件版本 ）

• Vivado Design Suite 版本

• 当前日期

• 为生成报告所执行的等效 Tcl 命令

“ Summary ”部分

该部分提供了所有总线偏差约束、其要求、实际最差情况总线偏差和每项约束的裕量的汇总信息。汇总表可用于快速查看任意总线偏差约束是否存在违例。

“ Set Bus Skew ”部分

此部分提供了有关每项“ Bus Skew ” （ 总线偏差 ） 约束的详细时序路径。针对每个时序路径端点都存在 1 条关联的可扩展参考路径。

总线偏差计算方法为 ：

Actual Bus Skew = Endpoint Relative Delay - Reference Relative Delay - Relative CRPR ， 即 ， 实际总线偏差 = 端点相对延迟 - 参考相对延迟 - 相对 CRPR

2、Report Clock Networks

“ Report Clock Network ” （ 时钟网络报告 ） 命令可从以下位置运行 ：

• AMD Vivado ™ IDE 中的 Flow Navigator ， 或者使用

• Tcl 命令 ： report_clock_networks -name {network_1}

• 显示用户定义的时钟或工具自动生成的时钟。

• 报告从 I/O 端口到负载的时钟。

• 可用于查找驱动其他 BUFG 的 BUFG 。

• 显示驱动非时钟负载的时钟。

3、Report Clock Interaction

要查看“ Clock Interaction Report ” （ 时钟交互报告 ）， 请选择以下任一项 ：

• “ Reports ” → “ Timing ” → “ Report Clock Interaction ” （ 报告 > 时序 > 时钟交互报告 ）

• “ Flow Navigator ” → “ Synthesis ” → “ Report Clock Interaction ” （ Flow Navigator > 综合 > 时钟交互报告 ）

• “ Flow Navigator ” → “ Implementation ” → “ Report Clock Interaction ” （ Flow Navigator > 实现 > 时钟交互报

告 ）

等效的 Tcl 命令 ： report_clock_interaction -name clocks_1

从 Tcl 控制台运行时 ， 可使用 -cells 选项将交互报告限定为一个或多个层级单元。限定报告作用域后 ， 将仅报告含如下数据路径部分的路径： 数据路径开始或结束于此类单元、与此类单元交汇或者完全包含于此类单元内。

4、“ Report Clock Interaction ”对话框

在 AMD Vivado ™ IDE 中 ， “ Report Clock Interaction ” （ 时钟交互报告 ） 对话框包含以下选项卡 ：

• “ Results Name ”字段

• “ Command ”字段

• “ Open in a New Tab ”复选框

• “ Options ”选项卡

• “ Timer Settings ”选项卡

“ Results Name ”字段

“ Report Clock Interaction ” （ 时钟交互报告 ） 对话框顶部的“ Results name ” （ 结果名称 ） 字段用于指定打开的图形报告的名称。

等效的 Tcl 选项 ： -name

“ Command ”字段

“ Command ” （ 命令 ） 字段用于显示 Tcl 命令行 ， 等效于“ Report Clock Interaction ” （ 时钟交互报告 ） 对话框中指定的各种选项。

“ Open in a New Tab ”复选框

使用“ Open in a New Tab ” （ 在新选项卡中打开 ） 复选框可执行以下任一操作 ： 在新选项卡中打开结果 ， 或替换“Results ” （ 结果 ） 窗口中打开的最后一个选项卡。

“ Report Clock Interaction ” （ 时钟交互报告 ） 对话框的“ Options ” （ 选项 ） 选项卡包含以下部分 ：

• “ Report from Cells ”字段

• “ Delay Type ”字段

• “ Significant Digits ”字段

• “ File Output ”部分

“ Report from Cells ”字段

启用该选项即可将时序报告限制在设计的特定单元上。报告将仅包含数据路径部分始于指定单元、止于该单元、跨该单元或完全包含于该单元内的路径。等效的 Tcl 选项 ： -cells

“ Delay Type ”字段

“ Delay Type ” （ 延迟类型 ） 字段可用于设置要运行的分析类型。

• 对于综合后设计 ， 默认情况下仅执行最大延迟分析 （ 建立 / 恢复 ） 。

• 对于已实现的设计，默认情况下将执行最小延迟和最大延迟分析（建立/保持，恢复/移除）。

要仅运行最小延迟分析 （ 保持和移除 ）， 请选择延迟类型 min 。 等效的 Tcl 选项 ： -delay_type

“ Significant Digits ”字段

“ Significant Digits ” （ 有效位数 ） 字段用于指定报告的值的有效位数。默认为 3 位数字。

等效的 Tcl 选项 ： -significant_digits

“ File Output ”部分

“ File Output ” （ 文件输出 ） 部分包括 ：

• “ Write Results to File ” ： 使用“ Write Results to File ” （ 将结果写入文件 ） 字段将结果写入一个指定的文件。在Vivado IDE 中 ， 此报告显示在“ Clock Interaction ” （ 时钟交互 ） 窗口中。

等效的 Tcl 选项 ： -file

• “ Overwrite/Append ” ： 选择“ Overwrite/Append ” （ 覆盖 / 追加 ） 选项按钮 ， 以确定在将报告写入文件时 ： (1) 覆盖指定的文件， 还是 (2) 向现有报告追加新信息。 等效的 Tcl 选项 ： -append

5、“ Clock Interaction Report ”详情

“ Clock Interaction ” （ 时钟交互 ） 报告用于分析从 1 个时钟域 （ 源时钟 ） 穿越到另 1 个时钟域 （ 目标时钟 ） 的时序路径。“Clock Interaction ”报告有助于识别可能存在数据丢失或亚稳态问题的情况。

6、Clock Pair Classification

“ Clock Pair Classification ” （ 时钟对分类 ） 列提供了有关两个时钟之间缺少公共基准时钟、缺少公共节点、缺少公共相位以及缺少公共周期的信息， 以及是否存在虚拟时钟的信息。

以下按优先级从高到低顺序列出了可能的值。一旦检测到满足任一条件 ， 报告命令就不会执行剩余的检查。

• “ Ignored ” （ 已忽略 ）： 当“ Clock Group ” （ 时钟组 ） 、“ False Path ” （ 伪路径 ） 或“ Max Delay Datapath Only” （ 仅最大延迟数据路径 ） 完全覆盖时钟对时 ， 将忽略分析。

• “ Virtual Clock ” （ 虚拟时钟 ）： 至少一个时钟是虚拟时钟 ， 并且不适用公共基准时钟或公共节点检查。

• “ No Common Clock ” （ 无公共时钟 ）： 两个时钟不具有公共基准时钟。

• “ No Common Period ” （ 无公共周期 ）： 两个时钟的周期不可扩展。

• “ Partial Common Node ” （ 部分公共节点 ）： 两个时钟显示为同步 ， 但一小部分交汇路径不具有公共节点 ， 并且无法安全定时。

• “ No Common Node ” （ 无公共节点 ）： 两个时钟显示为同步 ， 但交汇路径无公共节点。

• “ No Common Phase ” （ 无公共相位 ）： 两个时钟不存在已知的相位关系。

• “ Clean ” （ 清除 ）： 以上条件均不适用。

7、时钟筛选

如需筛选“ Clock Interaction ” （ 时钟交互 ） 报告中显示的源时钟 ， 请执行以下操作 ：

1. 单击设置按钮以显示“ Clock Visibility ” （ 时钟可视性 ） 。

2. 选择要显示的源时钟。表中显示的目标时钟列表是从选定源时钟自动衍生的。

“ Clock Visibility ”筛选工具通过限制时钟的数量来降低矩阵的复杂性 ， 且不会减少矩阵下方的表格中报告的时钟交互的数量。通过单击工具栏中的“Hide Unused Clocks ” （ 隐藏不使用的时钟 ） 按钮 ， 还可显示和隐藏不直接对设计中的逻辑路径进行定时的时钟。由于这些时钟不参与 WNS/TNS/WHS/THS 计算 ， 因此默认处于隐藏状态。