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hdlbits系列verilog解答（Exams/m2014 q4h）-44

文章目录

    • 一、问题描述
    • 二、verilog源码
    • 三、仿真结果

一、问题描述

实现以下电路：
从输入到输出

二、verilog源码

module top_module (
    input in,
    output out);
    
    assign out = in;

endmodule

三、仿真结果

hdlbits系列verilog解答（Exams/m2014 q4h）-44_第1张图片

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