超大规模集成电路设计----MOS器件原理（三）

本文仅供学习，不作任何商业用途，严禁转载。绝大部分资料来自----数字集成电路——电路、系统与设计(第二版)及中国科学院段成华教授PPT

为什么要学习这一章：MOS器件是组成大部分现代数字电路的基础，我们确实可以使用Verilog等硬件描述语言来描述电路，把复杂的底层问题交给EDA软件，但想要对数字电路有更深刻的理解肯定是需要了解它底层的机理的，在这里我们也不讲的很复杂，对于过于复杂的推导可以看相关半导体物理的书籍，本博文仅仅对MOS器件做简单的推导，完整版推导可以自行查看《-数字集成电路——电路、系统与设计(第二版)》。标黄部分属于必须掌握的部分，黑体部分表示强调部分，有助于理解，对于普通字体部分，时间紧急的浏览者可以选择忽略，对于初学者，建议博文每部分都需要连贯阅读。

3.1半导体物理知识补充

• 工程前提The engineering premise
  It is a well-known premise in engineering that the conception of a complex construction without a prior understanding of the underlying building blocks is a sure road to failure.在工程学中，一个众所周知的前提是，在没有事先了解底层构建块的情况下，复杂结构的概念是一条必经之路。
• The goal
  Our goal is to describe the functional operation of the devices, to highlight the properties and parameters that are particularly important in
  the design of digital gates.我们的目标是描述设备的功能操作，突出在数字门设计中特别重要的特性和参数。
• The models
  We present both first-order models for manual analysis as well as higher-order models for simulation for each component of interest.
  我们提供了用于手动分析的一阶模型，以及用于模拟每个感兴趣组件的高阶模型。
• Actual parameters and process variations 实际参数和工艺变化

1. 半导体材料

上面都是可以制作半导体的材料

2. 固体类型

✓ 非晶体Amorphous materials have order only within a few atoms or molecular dimension.完全乱的
✓ 多晶Polycrystalline materials have a high degree of order over many atoms or molecular dimensions. 局部规则
✓ 单晶Single-crystal materials, ideally, have a high degree of order, or regular geometric periodicity, through the entire volume of the material. 全部规则

3.2二极管

明明我们讲的是CMOS电路，为什么要学习二极管？
MOS管内存在寄生二极管，这些MOS电路中均工作在反偏的二极管会影响MOS器件的电容，电容就会影响MOS管的动态特性！

• P型材料，一般是在硅里面掺杂硼B等三价材料，因为B三个电子，抢走了Si的一个电子，留下了空穴。所以叫P型材料，把B称为受主杂质（acceptor）
• N型材料，一般是在硅里面掺杂磷P等五价材料，因为P五个电子，多了一个电子，所以叫N型材料，把P称为施主杂质（donor）

我们把电子和空穴统称为载流子(carriers)。

3.2.1 二极管–耗尽区

a、b、c图分别表示二极管实际版图，一维图和电路符号。

这张图表示处于零偏置状态下的PN结各种曲线。零偏置状态下PN结存在一个内建电势The built-in potential barrier
这个内建电势的公式如下：
${\varphi }_0={\varphi }_T\ln \left[\frac{N_A{N}_D}{n_i^2}\right]$其中热电势${\varphi }_T=\frac{kT}{q}=26m\text{V at 300 K}$

NA 和 ND 分别是 pn 结的 p 区和 n 区的受主杂质和施主杂质的浓度。最初，边界处的电子和空穴浓度都存在较大的浓度梯度。多数载流子电子将开始从 n 区域扩散到 p 区域，多数载流子空穴将从 p 扩散到 n。在结点处，大多数载流子中和，留下固定（不动）受体和供体离子的区域（净带正电荷和负电荷）称为耗尽区或空间电荷区。 电荷在边界上产生一个电场，从 n 区引导到 p 区。 它使电子从 p 漂移到 n，空穴从 n 漂移到 p。注意扩散电流是浓度梯度造成的，漂移电流是耗尽电荷电场导致的。

补充知识

室温下，硅的本征载流子浓度$n_i=1.5\times 10^{10}c{m}^{-3}$
不同符号所表示浓度不同，如下图所示

3.2.2 静态特性

1.理想二极管方程

$I_D=I_S\left(e^{V_D/{\Phi }_T}-1\right)$

${\Phi }_T$是热电压,在室温下等于26 mV
$I_S$ 是一个经验值,称为二极管的饱和电流

2. 手工分析模型 Manual Analysis

在一阶模型中，可以合理地假设导电二极管上有一个固定的压降$V_{\text{Don }}$。虽然$V_{\text{Don }}$的值取决于IS，但通常假定值为0.7 V（模电学的0.7压降就是这么来的）。下面看一个例子。

3.2.3 动态或者瞬态特性

前面讲的二极管都是静态的，即我们给定一个大信号电压或电流来观察特性，但是集成电路中电压是经常变化的，所以我们有必要讨论二极管的动态特性。
事实上，MOS数字集成电路中的所有二极管都是反向偏置的，并且在任何情况下都应该保持反向偏置。 因此，我们将只关注在反向偏置条件下控制二极管动态响应的因素，即耗尽区电荷。
在二极管外部加上正向电压，提供载流子的源头应该是一个外部的电源，此时应该是电子注入n区和空穴注入p区，从而耗尽区中的电离杂质被中和，其宽度变窄。千万不要理解成了，在PN结外面加个正向偏置，这个电压把N区的电子吸过来，把P区的空穴排走，然后耗尽区更宽。

1. 耗尽区电容Depletion-Region Capacitance
   (1) Depletion-region charge (VD is positive for forward bias).
   $Q_j=A_D\sqrt{\left(2{\epsilon }_{si}q\frac{N_A{N}_D}{N_A+N_D}\right)\left({\varphi }_0-V_D\right)}$
   (2) Depletion-region width.
   $W_j=W_2-W_1=\sqrt{\left(\frac{2{\epsilon }_{si}{N}_A+N_D}{q}\frac{N_A{N}_D}{N_A{N}_D}\right)({\varphi }_0-V_D)}$
   (3) Maximum electric field.
   $E_j=\sqrt{\left(\frac{2q}{{\epsilon }_{si}}\frac{N_A{N}_D}{N_A+N_D}\right)({\varphi }_0-V_D)}$
   Φ0 is the built-in potential, ${\epsilon }_{si}$ stands for the (相对介电常数)electrical permittivity of silicon and equals 11.7 times the permittivity of a vacuum. W2/(-W1) = NA/ND。 我们取硅的相对介电常数为11.7

A depletion-layer capacitance can be defined
$\begin{array}{rl}{C}_j& =\frac{\mathrm{d}{Q}_j}{\mathrm{d}{V}_D}=A_D\sqrt{\left(\frac{{\epsilon }_{i}q}{2}\frac{N_A{N}_D}{N_A+N_D}\right)({\varphi }_0-V_D{)}^{-1}}\\ & =\frac{C_{j0}}{\sqrt{1-V_D/{\varphi }_0}}\end{array}$

where $C_{j0}$ is the capacitance under zero-bias conditions and is only a function of the physical parameters of the device.
$C_{j0}=A_D\sqrt{\left(\frac{{\epsilon }_{si}q}{2}\frac{N_A{N}_D}{N_A+N_D}\right){\varphi }_0^{-1}}$

对于线性结，可以提供结电容的更通用表达式
$C_j=\frac{C_{j0}}{(1-V_D/{\varphi }_0{)}^m}$ 重要公式，需要记住！同时要注意这是单位面积电容，不是实际电容
where $m$ is called the grading coefficient(梯度系数) and equals 1/2 for the abrupt junction（梯度结） and 1/3 for the linear or graded junction（线性结）.

可以观察到很强的非线性依赖性。另请注意，电容会随着反向偏置的增加而减小：5 V的反向偏置会使电容减小两倍以上

2. 大信号耗尽区电容
   定义了一个等效的线性电容$C_{eq}$，即对于从电压 $V_{high}$ 到$V_{low}$, 的给定电压摆幅，转移的电荷量与非线性模型预测的电荷量相同。意思就是说，就是我们定义一个等效电容，让这个等效电容反偏电压变化与真实二极管电压变化一致，用真实二极管电容变化的电荷量，比上这个电压变化量，就是等效电容$C_{eq}$的大小。
   $C_{eq}=\frac{\Delta Q_j}{\Delta V_D}=\frac{Q_j(V_{high})-Q_j(V_{low})}{V_{high}-V_{low}}=K_{eq}{C}_{j0}$

$K_{eq}=\frac{-{\varphi }_0^m}{(V_{high}-V_{low})(1-m)}[({\varphi }_0-V_{high}{)}^{1-m}-({\varphi }_0-V_{low}{)}^{1-m}]$

3.3 对MOS器件的定性理解Qualitative understanding of MOS devices

The workhorse of contemporary digital design!
✓ Performing very well as a switch;开关特性
✓ Introducing little parasitic effects;
✓ Heave integration density ;
✓ Relatively “simple” manufacturing process; 制作工艺相对简单
✓ Producing large and complex circuits in an economical way.
和对前面二极管分析思路一样，我们也将分析MOS管的静态和动态特性。同时探讨一些二阶效应及SPICE模型。

3.3.1 MOS晶体管简介

A general overview of the transistor and its parameters
CMOS (Complementary MOS): NMOS + PMOS
NMOS transistor: n+ drain and source regions, embedded in a p-type substrate. The current is carried by electrons moving through an n-type channel between source and drain
PMOS device: p+ drain and source regions, using an n-type substrate . The current is carried by holes moving through a p-type channel.

电路符号symbols

If the fourth terminal is not shown, it is assumed that the body is connected to the appropriate supply.比如b和d图的体就被假设连接到一个合适的电源上

3.3.3 分析MOS管的静态和动态效应

1. The Threshold Voltage

1. The depletion region
   正的栅极电压导致正电荷在栅极上积聚，负电荷积聚在衬底侧。后者最初通过排斥移动的空穴来表现出来。因此，在栅极下方形成一个耗尽区。
   

The width:
$W_d=\sqrt{\frac{2{\epsilon }_{si}\varphi }{q{N}_A}}$

The space charge per unit area:
$Q_d=-\sqrt{2q{N}_A{\epsilon }_{si}\varphi }$
NA为衬底掺杂，Φ为耗尽层两端的电压（即氧化物-硅边界处的电位）

2. Strong inversion layer
   随着栅极电压 （VGS） 的增加，硅表面的电位 （ΦS） 在某个点达到临界值，此时半导体表面反转为 n 型材料。该点标志着一种称为强反转的现象的开始，并且发生在等于费米势两倍的电压（ΦF = -0.3 V，对于典型的p型硅衬底）下：

$\begin{array}{rl}& {\varphi }_F=-{\varphi }_T\ln (\frac{N_A}{n_i})\\ & {\mathbf{\Phi }}_S:{\mathbf{\Phi }}_F\to -{\mathbf{\Phi }}_F\\ & \Phi ={\Phi }_S-{\Phi }_F=2\left|{\Phi }_F\right|\end{array}$
费米能级定义为在平衡系统中电子占据空态的概率为 50% 的线。
For n-type silicon substrate
${\Phi }_{Fn}=\frac{kT}{q}\ln \frac{N_D}{n_i}>0$

Strong inversion $\Phi \ge 2|{\Phi }_F|$
Weak inversion $|{\Phi }_F|\le \Phi \le 2\left|{\Phi }_F\right|$
Depletion $0\le \Phi \le \mid {\Phi }_F\mid$
在$\Phi =2\left|{\Phi }_F\right|$的条件下，表面移动电子的密度等于原始衬底或体中移动空穴的密度。

3. Depletion region charge with an inverse layer
   In the presence of an inversion layer, the charge stored in the depletion region is fixed and equals (p-type substrate)
4. The threshold voltage VT
   The value of VGS where strong inversion occurs is called the threshold voltage VT.
   VT is a function of several components, most of which are material constants:
   (1) the difference in work-function between gate and substrate material,
   (2) the oxide thickness,
   (3) the Fermi voltage,
   (4) the charge of impurities trapped at the surface between channel and gate oxide,
   (5) the dosage of ions implanted for threshold adjustment, and
   (6) the source-bulk voltage VSB has an impact on the threshold as well

We rely on an empirical parameter called VT0, which is the threshold voltage for VSB = 0. 即$V_{T0}$是经验参数，主要与制作工艺，材料有关。==
$V_T=V_{T0}+\gamma (\sqrt{\left|-2{\varphi }_F+V_{SB}\right|}-\sqrt{\left|-2{\varphi }_F\right|})$
The parameter γ (gamma) is called the body-effect coefficient, and expresses the impact of changes in VSB.
$\gamma =\frac{1}{Cox}\sqrt{2q{\epsilon }_{si}{N}_A}$ 体效应系数的公式要记住
Observe that the threshold voltage has a positive value for a typical NMOS device, while it is negative for a normal PMOS transistor
For NMOS, VT > 0
For PMOS, VT < 0

下面来看一道例题

注意，二氧化硅的相对介电常数为3.97，硅的相对介电常数为11.7

2. Resistive Operation/线性工作区

主要是根据I=Qv推导线性区的MOS方程
详细推导过程
$Q_i(x)=-C_{ox}[V_{GS}-V(x)-V_T]$
$C_{ox}=\frac{{\epsilon }_{ox}}{t_{ox}}$
其中$I_D=-{\mathrm{u}}_n(x)Q_i(x)W$
${\upsilon }_n=-{\mu }_n\xi (x)={\mu }_n\frac{\mathrm{d}V}{\mathrm{d}x}$
$I_{D}dx={\mu }_n{C}_{ox}W(V_{GS}-V-V_T)dV$

$I_D=k_n\frac{W}{L}[(V_{GS}-V_T)V_{DS}-\frac{V_{DS}^2}{2}]=k_n[(V_{GS}-V_T)V_{DS}-\frac{V_{DS}^2}{2}]$

${k_n}^{\prime }={\mu }_n{C}_{ox}=\frac{{\mu }_n{\mathcal{E}}_{ox}}{t_{ox}}$ 工艺跨导参数
$k_n={k_n}^{\prime }\frac{W}{L}$ 这是增益因子

有效沟道长度和宽度的概念：
由于源极和漏极区域 （L） 的横向扩散和隔离场氧化物 （W） 的侵占，

$\begin{array}{rl}W& =W_D-\Delta W\\ L& =L_D-\Delta L\end{array}$
其中 D 下标标记的数量是在画版图时的绘制尺寸。

3. The Saturation Region

感应电荷为零，导电通道消失或被捏断时处于饱和区，此时满足VGS-VTH

饱和区大信号电流方程
$I_{DSAT}=\frac{1}{2}{\kappa }_n’\frac{W}{L}(V_{GS}-V_T{)}^2$

4. Channel-Length Modulation

VDS的增加会导致漏极结处的耗尽区增大，从而缩短有效通道的长度。
$I_D=I_D{}^{\prime }(1+\lambda V_{DS})$

其中 $I_D{}^{\prime }$ 是先前推导的电流表达式即$I_{DSAT}=\frac{1}{2}{\kappa }_n’\frac{W}{L}(V_{GS}-V_T{)}^2$，λ 是经验参数，称为沟道长度调制。

注意$\lambda \propto \frac{1}{L}$

5. Velocity Saturation

首先速度饱和效应不是短沟道效应！但是也是短沟道器件具有的特点！具有极短沟道长度的晶体管（称为短沟道器件）的行为与前几段中介绍的电阻和饱和模型有很大不同。造成这种缺陷的罪魁祸首是速度饱和效应。

当沿沟道的电场达到临界值ξc时，由于散射效应（载流子遭受碰撞），载流子的速度趋于饱和。
我们直接记忆由于速度饱和而修正后的线性区和饱和区公式。
线性区：
$I_D={\mu }_n{C}_{ox}(\frac{W}{L})[(V_{GS}-V_T)V_{DS}-\frac{V_{DS}^2}{2}]\kappa (V_{DS})$

其中$\kappa (V)=\frac{1}{1+\left(V/\left({\xi }_{c}L\right)\right)}$,$V_{DS}/L$被称为平均电场
另外注意，线性区的$\kappa$函数代入的是VDS

饱和区：
$I_{DSAT}={\upsilon }_{sat}{C}_{ox}W(V_{GT}-V_{DSAT})$
$V_{DSAT}=\kappa (V_{GT})V_{GT}$
其中$\kappa (V)=\frac{1}{1+\left(V/\left({\xi }_{c}L\right)\right)}=\frac{1}{1+\left(V/L\right)/{\xi }_c}$
另外注意，这里的$\kappa$函数代入的是$V_{GT}$ 其中 $V_{GT}=V_{GS}-V_T.$

对于短通道器件和足够大的 VGT 值，k（VGT） 明显小于 1，因此 VDSAT < VGT。器件在 VDS 达到 VGS - VT 之前进入饱和状态。

要记住沟道长度调制效应同样会影响速度饱和！
$I_{DSAT}=I_{DSAT}\left(1+\lambda V_{DS}\right)$

同时载流子迁移率un也是会改变的。
${\mu }_{n,eff}=\frac{{\mu }_{n0}}{1+\eta (V_{GS}-V_T)}$

下面我们来看两道例题


上面两个例题都是在这个假定之下的

6. Drain Current versus Voltage Charts

采用0.25 μm CMOS技术的长沟道和短沟道NMOS晶体管的I-V特性。两个晶体管的 （W/L） 比率相同，等于 1.5

NMOS晶体管ID-VGS特性，适用于长沟道和短沟道器件（0.25μm CMOS技术）。W/L = 1.5（两个晶体管），VDS = 2.5 V

最后要注意，PMOS的速度饱和不如NMOS器件明显，因为空穴的迁移率不如电子

7. Subthreshold Conduction

亚阈值导通：简单说就是栅源电压在等于阈值电压时，MOS晶体管已经部分导通，漏极电流并不为0。

看上面这张图可知，当VGS,这一区域的电流表达式如下，其中Is和n为经验参数,Voffset为一个常数，λ为沟道长度调制系数。
$I_{Dsub}=I_s{e}^{\frac{(V_{GS}-V_T-V_{offset})}{nkT/q}}(1-e^{-\frac{V_{DS}}{kT/q}})(1+\lambda V_{DS})$

绝大多数数字电路，我们都不希望亚阈值电流的存在，（有些电路故意让MOS管工作在亚阈值区来满足低电压域设计），因为动态电路就是依靠电荷在电容上的存储，此时我们令VGS小于阈值电压，我们希望MOS管是关断的，这样动态电路的电荷就不会流失。

我们常常用斜率系数S来定量描述使漏极电流下降至十分之一，VGS应当减少多少。
$S=n\left(\frac{kT}{q}\right)\ln (10)$
S表示的是VGS的变化量，单位是mv/十倍电流降，对于n=1的晶体管，S=60，但是大部分器件n>1。
具体推导过程如下，要求掌握

从亚阈值电流方程我们知道，阈值电压的降低，会导致亚阈值电流的上升（保持VGS不变）。从下图我们就可以看出来。

接下来看一道例题，要求掌握！


推导电流增加的倍数时由于是关断状态，默认VDS和VGS和Voffset均为0

8. NMOS transistor modeled as a switch.

上面的电压电流分析对数字电路来说还是稍微有点麻烦，我们用一个更简单的模型来代替晶体管，把晶体管看成开关，具有无限大的断开电阻和有限的导通电阻Ron。

但是我们知道MOS的工作点肯定会影响到Ron，这就比较麻烦，一个合理的近似方法如下。我们只计算瞬态过程的起点和中点的平均值，来替代这段时间的导通电阻
$R_{eq}={\text{average}}_{t=t_1\dots t_2}(R_{on}(t))=\frac{1}{t_2-t_1}{\int }_{t_1}^{t_2}{R}_{on}(t)dt=\begin{array}{r}\\ \frac{1}{t_2-t_1}{\int }_{t_1}^{t_2}\frac{V_{DS}(t)}{I_D(t)}dt\end{array}=\approx \frac{1}{2}(R_{on}(t_1)+R_{on}(t_2))$

上面这个公式对于我们分析还是不够直接，那么看下面的一个公式。

我们知道传播延时$t_p=\frac{t_{pLH}+t_{pHL}}{2}$， 那么输出电压从低到高或者从高到低的过程即是输出电压从VDD变化到1/2 VDD或者1/2 VDD变化到VDD的过程。我们知道延时$t_{pHL}=0.69RC$，我们要求这个延时，就必须要知道这个过程的等效电阻，所以这个等效电阻就如上图a所示，假如我们把电容用PMOS充电到VDD,然后让这个NMOS导通，电容从VDD放电到1/2 VDD，我们要求的就是这个过程的等效电阻。这个公式如下所示。可以不用记住。
$R_{eq}=\frac{1}{-V_{DD}/2}{\int }_{V_{DD}}^{V_{DD}/2}\frac{V}{I_{DSAT}(1+\lambda V)}dV\approx \frac{3}{4}\frac{V_{DD}}{I_{DSAT}}(1-\frac{7}{9}\lambda V_{DD})$
其中$I_{DSAT}=k’\frac{W}{L}\left((V_{DD}-V_T)V_{DSAT}-\frac{V_{DSAT}^2}{2}\right)$
从上面这个公式我们可以得到很有意义的结论

1. 等效导通电阻反比于W/L，即晶体管的宽度加倍，等效电阻减半。
2. == $V_{DD}>>V_T+V_{DSAT}/2$，电阻将和电源电压无关==
3. 电源电压接近VT阈值电压时，电阻急剧增加。

下面是Req与VDD的关系图

我们要记住以下的一个值，就是在0.25um CMOS工艺下，最小沟道长度下，W/L=1时，NMOS和PMOS晶体管电阻大小。

$\frac{{\mathbf{R}}_{\mathrm{eq},PMOS}}{{\mathbf{R}}_{\mathrm{eq},NMOS}}{|}_{VDD=2.5V,W/L=1}=\frac{31}{13}\approx 2.4$

动态特性

动态特性取决于R和C，那么R我们已经讨论过了，现在来讨论电容。这些电容包括器件的本征电容，互连线电容和负载电容。
我们目前只讨论一个MOS管的本征电容(intrinsic capacitances)，MOS管的本征电容都是来自寄生电容(parasitic capacitances)。
下面我们用一幅图来描述各个电容的关系。

一个MOS管的寄生电容由三部分组成：MOS结构电容，沟道电容，结电容。除了MOS结构电容外，所有电容器都是非线性的，并且随施加的电压而变化，这使得它们的分析变得困难。栅极电容Cg可以分解为两个元素：（1）沟道电荷（2）晶体管的拓扑结构

所以栅电容$C_G=C_{GC}+C_O+Cf$，即栅电容由沟道电容+结构电容组成。

MOS结构电容

1. 交叠电容The overlap capacitance
   
   栅和源漏之间的寄生电容，这个电容是严格线性的。其值为$C_{GSO}=C_{GDO}=C_{ox}{x}_{d}W=C_{o}W$公式里面的下标o表示overlap。简单来说，交叠电容和栅氧化层电容及交叠长度有关。
2. 边缘电容The fringing capacitance
   

$C_f=\frac{2\epsilon ox}{\pi }\ln (1+\frac{t_{POLY}}{tox})(fF/\mu m)$
多年来，多晶硅侧壁与漏极和源极表面之间的边沿电容有所增加，也必须考虑在内

沟道电容Channel Capacitance

栅极到沟道的电容the gate-to-channel capacitance受到MOS管工作区和端口电压的影响。
${\mathcal{C}}_{\mathrm{GC}}=\{\begin{array}{l}{\mathcal{C}}_{\mathrm{GCS}}\\ {\mathcal{C}}_{\mathrm{GCD}}\\ {\mathcal{C}}_{\mathrm{GCB}}\end{array}$

1. 截止区
   没有导电沟道的存在，沟道电容只存在于栅极和体之间。
   

$\begin{array}{rl}{C}_{GC}{|}_{cutoff}& =C_{GCB}=C_{ox}WL\\ C_{GCS}{|}_{cutoff}& =0\\ C_{GCD}{|}_{cutoff}& =0\end{array}$
2. 线性区
反型层已经形成，但是没形成夹断

$C_{GCB}=0$
$C_{GCS}=C_{GCD}=\frac{1}{2}{C}_{OX}WL$
$C_{GCB}=0$，因为体电极被沟道屏蔽在栅极之外。 对称性决定了电容在源极和漏极之间均匀分布。
3. 饱和区

此时沟道夹断，栅极和漏极之间的电容大约为零,栅极到体电容也是如此。其栅极电容的分布取决于饱和度,由VDS /(VGS-VT )比值测量

$C_{GCB}=0$
$C_{GCD}=0$
$C_{GCS}=\frac{1}{2}WL{C}_{OX}\to \frac{2}{3}WL{C}_{OX}$
4. 栅沟道电容具体分布图

值得注意的是，当VDS=0时，VGS=VT 附近通道电容的大幅波动。寻求表现良好的线性电容的设计者应避免在这一区域进行操作

从上述情况可以清楚地看出,栅极电容分量是非线性的,并且随工作电压而变化。
为了使一阶分析成为可能,我们将使用一个简化的模型,每个操作区域都具有恒定的电容值

注意交叠电容$C_{GSO}=C_{GDO}=C_{ox}{x}_{d}W=C_{o}W$

结电容Junction Capacitances (diffusion capacitance)

1. 底板PN结
   
   $C_{bottom}=C_{j}W{L}_s$
   其中$C_j=\frac{C_{j0}}{{\left(1-V_D/{\Phi }_0\right)}^m}$，m是梯度系数，突变结m=0.5，线性结m=1/3，VD是偏置电压，反偏时VD为负值
   $C_{j0}=\sqrt{(\frac{{\mathcal{E}}_{si}q}{2}\frac{N_A{N}_D}{N_A+N_D}){\Phi }_0^{-1}},$
   ${\Phi }_0={\Phi }_T\ln [\frac{N_A{N}_D}{{n_i}^2}]$
   ${\Phi }_T=\frac{kT}{q}=26mV|T=300K$

2. 边墙/侧壁PN结
   它由掺杂浓度为$N_D$的源区和掺杂浓度为$N_A^{+}$的p+沟道阻挡层(channel-stop implant)注入组成。阻挡层的掺杂浓度通常大于衬底的掺杂，导致单位面积的电容更大。

$C_{sw}=C_{jsw}^{\prime }{x}_j(W+2L_s)$
$C_{jsw}=C_{jsw}^{\prime }{x}_j$
$C_{sw}=C_{jsw}(W+2L_s)$
注意，靠近沟道的侧壁电容不做计算。

3. 总的结电容=底板+侧壁
   $C_{diff}=C_{bottom}+C_{sw}=C_j\times AREA+C_{jsw}\times PERIMETER$
   $C_{diff}=C_j{L}_{S}W+C_{jsw}(2L_S+W)$

器件电容模型

以上所有结果可以组合成一个单一的MOS晶体管电容模型,如图3.33所示。根据前面的讨论,其各个部分很容易识别。

$\begin{array}{rl}{C}_{GS}& =C_{GCS}+C_{GSO};C_{GD}=C_{GCD}+C_{GDO};C_{GB}=C_{GCB}\\ C_{SB}& =C_{Sdiff};C_{DB}=C_{Ddiff}\end{array}$

源、漏电阻

$R_{S,D}=\frac{L_{S,D}}{W}{R}_{\square }+R_C$
$R_{\square }$方块电阻，只受材料影响。
$R_C$接触孔电阻，只受材料影响。
我们希望漏极和源极串联的电阻变小，所以尽可能的选用方块电阻小的材料制作，以及合理的增大晶体管的宽度。

3.3.4 二阶效应

之前我们都是采用一阶手工模型来分析器件，但是这肯定是不够准确的，从速度饱和效应就可以看出，所以我们还要考虑一些二阶效应

3.3.4.1阈值变化

我们知道$V_T=V_{T0}+\gamma (\sqrt{|-2{\varphi }_F+V_{SB}|}-\sqrt{|-2{\varphi }_F|})$
$V_{T0}={\Phi }_{GC}-2{\Phi }_F-\frac{Q_{B0}}{C_{ox}}-\frac{Q_{ox}}{C_{ox}}$
这些方程表明，阈值电压是制造技术和施加的体偏置VSB的函数。 随着器件尺寸的减小，该模型变得不准确，阈值电压成为 L、W 和 VDS 的函数。对于长沟道器件来说，可以忽略的二维二阶效应突然变得显著。

1. 沟道长度缩小

传统的$V_{TO}$假定了栅极下面的耗尽电荷都来自栅极的镜像，忽略了源极和漏极也会与沟道下面产生耗尽区。随着沟道长度的缩短，这些由于源极和漏极产生的耗尽区重要性开始追上由于栅极产生的耗尽区。在没加栅极电压时栅极下方区域的一部分已经耗尽（由源极和漏极场耗尽），因此较小的阈值电压足以引起强反型。综上，沟道长度的减少会影响阈值电压。

2. 漏端感应源端势垒降低/漏致势垒降低Drain-induced barrier lowering, or DIBL

DIBL形成的原因其实和第一点沟道长度缩小引起阈值电压的降低很像，在VG=0的情况下，增加VDS，会导致漏极的反偏PN结耗尽区增大，那我们知道耗尽区增大了，VG就可以相对在更小的情况下引起沟道反型，所以阈值电压降低。另外，当VDS足够高时，会导致源漏区短路在一起，这种现象称为穿通(punch-through)
另外DIBL还会影响存储单元的亚阈值漏电，这个可以自行看书了解。

3. 窄沟道效应(Narrow-channel effects)

首先我们要区分窄沟道效应和短沟道效应！！！！短沟道短的是晶体管的L，窄沟道窄的是晶体管的W。短沟道效应包括刚刚讲的第一节沟道长度缩小和第二节DIBL，窄沟道效应指的是由于晶体管的W很小了，栅压镜像出来的耗尽区不但会存在与沟道宽W长度的范围，还会再往W外扩展一点，那么扩展一点就浪费了栅压，可以理解成我们形成同样的沟道由于这个扩展我们需要更多的栅电压，因为阈值电压指的是刚好形成反型时的栅压，既然栅压需求多了，那么阈值电压自然升高了

3.3.4.2热载流子效应

器件尺寸的缩小很快，然而MOS管的工作电压没降低很多，导致电子速度增加，一旦这些电子获得了足够的能量就会离开硅隧穿到栅氧层。栅氧俘获这些电子之后，会使得NMOS的阈值增加（我认为增加的原因是氧化层的电子镜像掉了一部分栅压，使得栅压不得不提高以产生反型层，导致阈值电压升高），PMOS的阈值减少。所以在深亚微米工艺中，电源电压都要降低来控制热载流子效应。

3.3.4.3闩锁效应

图a展示了闩锁效应的来源，具体来源可以自行查书，在此仅分析原理及减少闩锁效应的措施。
如图b所示，当两个双极晶体管中的一个正向偏置时（例如，由于电流流过阱或衬底），它会馈送到另一个晶体管的基极。这种正反馈会增加电流，直到电路发生故障或烧毁。

如何减少闩锁效应的影响呢？
减小Rnwell和Rpsub的电阻，在NMOS/PMOS器件的源极连接附近提供大量孔和接触，简单说就是通过加大电源VDD和地GND与两种MOS管的源极接触，来减少电源和源极之间的电阻来实现的。

3.3 工艺变化的影响Impact of process variations

FinFET：前景与挑战FinFET: The Promises and the Challenges

补充1：阈值电压的相对详细推导

补充2：High-k dielectric? Low-k dielectric?

High-k dielectric 指的是高介电质常数的电介质。“high”-k dielectric: k > 3.9
Low-k dielectric 指的是低介电质常数的电介质。“low”-k dielectric: k < 3.9

我们知道
$C=\frac{{ϵ}_{0}kA}{d}$
那么对于栅极材料来说，我们希望MOS管电流大，就希望栅极电容大，栅极电容大就要用高K值材料制作栅极。
但是对于层间金属，我们不希望层间金属电容大，因为层间金属电容大会导致串扰，所以对于层间金属，我们选用低k值材料。