VHDL or_reduce

VHDL的or_reduce

VHDL的or_reduce是一种缩位运算符即"reduction operator"。把一个vector合并成一位，一个std_logic_vector名为example的变量，or_reduce完成examlle[0] or example[1] or … or example[N]功能。
值得注意的是，使用or_reduce要包含头文件std_logic_misc。