FPGA项目（14）——基于FPGA的数字秒表设计

1.功能设计

设计内容及要求:
1.秒表最大计时范围为99分59. 99秒
2.6位数码管显示，分辨率为0.01秒
3.具有清零、启动计时、暂停及继续计时等功能
4.控制操作按键不超过二个。

2.设计思路
 

所采用的时钟为50M，先对时钟进行分频，得到100HZ频率的信号，然后在该信号的驱动下，对秒表的各个单位进行累加

分频的代码为：

module fenpin(
input	clk_in,			//输入的时钟 50M
input	rst,			//复位信号
output	clk_out			//分频后的输出信号  100HZ
);


parameter    hz_num=19'd500_000;		//分频系数  50M/100=500K
//parameter    hz_num=19'd5;				//仿真时使用 （仿真的时候，分频系数要小一些，否则看不到分频效果，下载到板子上时，此参数改为500K）

reg			clk_hz;
reg	[18:0]	hz_cnt;

//产生100hz的模块
always @(posedge clk_in or negedge rst) begin
	if(!rst)
		begin
		hz_cnt<=19'd0;
		clk_hz<=1'b0;
		end
	else if(hz_cnt==hz_num/2-1)
		begin
		hz_cnt<=19'd0;
		clk_hz<=~clk_hz;
		end
	else
		hz_cnt<=hz_cnt+1;
end

assign clk_out=clk_hz;

endmodule

仿真截图为：（仿真时记得把分频系数改小）

可见，分频成功！

 显示模块：

本次所采用的是数码管显示，6位独立数码管，每个数码管都静态显示（FPGA用了6*8=48个管脚来驱动这些数码管，所以用不上数码管动态显示的知识，这种做法会降低代码编写的难度，但是会增大FPGA的IO口资源消耗！）

代码为：

module segshow(
input 				clk,
input				rst,
input	[3:0]		data,
output  reg [6:0]	seg_led
);

always @(posedge clk or negedge rst) begin
	if(!rst)
		seg_led<=7'b1000000;
	else
		begin
			case(data)
		    4'd0 : seg_led <= 7'b1000000; //显示数字 0
            4'd1 : seg_led <= 7'b1111001; //显示数字 1
            4'd2 : seg_led <= 7'b0100100; //显示数字 2
            4'd3 : seg_led <= 7'b0110000; //显示数字 3
            4'd4 : seg_led <= 7'b0011001; //显示数字 4
            4'd5 : seg_led <= 7'b0010010; //显示数字 5
            4'd6 : seg_led <= 7'b0000010; //显示数字 6
            4'd7 : seg_led <= 7'b1111000; //显示数字 7
            4'd8 : seg_led <= 7'b0000000; //显示数字 8
            4'd9 : seg_led <= 7'b0010000; //显示数字 9		
            default : seg_led <= 7'b1000000;
        endcase
		end
end

endmodule

仿真截图：

可见，数码管的输出会随着输入数据的变化而正确变化。故仿真正确。

然后就是主体的控制逻辑了：

 

根据输入的按键信号，进行相应的操作

 仿真：

可以看到，SW1为0的时候，秒表确实已经停止计时了。待SW1为1，又继续计时。

故，功能正常！

总体电路如下：

 

总体的仿真截图如下：

 

 

 

3.课题意义 

基于FPGA（Field-Programmable Gate Array，现场可编程门阵列）的电子秒表课题具有以下几个重要的意义：

1. 学术研究价值：基于FPGA的电子秒表是电子设计与数字逻辑设计的典型应用案例，对于学生和研究人员来说，它提供了一个理解和掌握FPGA基本原理与设计方法的实际项目。通过实践，学生可以深入学习FPGA架构、时序逻辑、状态机设计等关键概念，提升自己的硬件设计能力。

2. 技术实践意义：电子秒表是一个简单但功能实用的电子设备，通过基于FPGA的设计，可以实现高精度的计时功能。这种实际应用方案对于学生来说很有吸引力，可以将他们的理论知识应用于实际项目中，并且锻炼他们的设计思维和解决问题的能力。

3. 推广普及FPGA应用：FPGA作为一种灵活的可编程硬件平台，具有高度的灵活性和可扩展性，可以用于实现各种复杂的数字电路设计。通过推广基于FPGA的电子秒表课题，可以引导更多的学生和研究人员了解FPGA技术，并促进其在各种领域中的应用，如通信、图像处理、嵌入式系统等。

4. 培养团队合作精神：基于FPGA的电子秒表课题通常需要学生组成小组进行合作设计与实现。这种合作模式可以促进学生之间的团队合作、协作与沟通，培养他们的团队合作精神和项目管理能力，提升他们的综合素质。

总之，基于FPGA的电子秒表课题在学术研究、技术实践、FPGA应用推广和团队合作等方面具有重要的意义，对于培养学生的创新意识、动手能力和团队协作精神有积极的影响。同时，通过这样的实践项目，也可以推动FPGA技术的进一步发展和应用。

4.完整工程

FPGA数字秒表的设计资源-CSDN文库https://download.csdn.net/download/guangali/88678505?spm=1001.2014.3001.5501