UART 串口通信学习
串口是“串行接口”的简称，即采用串行通信方式的接口。串行通信将数据字节分成一位一位的形式在一条数据线上逐个传送，其特点是通信线路简单，但传输速度较慢。因此串口广泛应用于嵌入式、工业控制等领域中对数据传输速度要求不高的场合。
1、简介
串行通信分为两种方式：同步串行通信和异步串行通信。同步串行通信需要通信双方在同一时钟的控制下，同步传输数据；异步串行通信是指通信双方使用各自的时钟控制数据的发送和接收过程。
UART 是一种采用异步串行通信方式的通用异步收发传输器（universal asynchronous receiver-transmitter），它在发送数据时将并行数据转换成串行数据来传输，接收数据时将接收到的串行数据转换成并行数据。
UART 串口通信需要两根信号线来实现，一根用于串口发送，另外一根负责串口接收。UART 在发送或接收过程中的一帧数据由 4 部分组成，起始位、数据位、奇偶校验位和停止位，如图1 所示。其中，起始位标志着一帧数据的开始，停止位标志着一帧数据的结束，数据位是一帧数据中的有效数据。校验位分为奇校验和偶校验，用于检验数据在传输过程中是否出错。奇校验时，发送方应使数据位中 1 的个数与校验位中 1 的个数之和为奇数；接收方在接收数据时，对 1 的个数进行检查，若不为奇数，则说明数据在传输过程中出了差错。同样，偶校验则检查 1 的个数是否为偶数。
图1 异步串行通信数据格式
UART通信过程中的数据格式及传输速率是可设置的，为了正确的通信，收发双方应约定并遵循同样的设置。数据位可选择为5、6、7、8位，其中8位数据位是最常用的，在实际应用中一般都选择8位数据位；校验位可选择奇校验、偶校验或者无校验位；停止位可选择1位（默认），1.5或2位。串口通信的速率用波特率表示，它表示每秒传输二进制数据的位数，单位是bps（位/秒），常用的波特率有9600、19200、38400、57600以及115200等。
在设置好数据格式及传输速率之后，UART负责完成数据的串并转换，而信号的传输则由外部驱动电路实现。电信号的传输过程有着不同的电平标准和接口规范，针对异步串行通信的接口标准有RS232、RS422、RS485等，它们定义了接口不同的电气特性，如RS-232是单端输入输出，而RS-422/485为差分输入输出等。
RS232接口标准出现较早，可实现全双工工作方式，即数据发送和接收可以同时进行。在传输距离较短时（不超过15m），RS232是串行通信最常用的接口标准，RS-232标准的串口最常见的接口类型为DB9，样式如图2所示，工业控制领域中用到的工控机一般都配备多个串口，很多老式台式机也都配有串口。
图2 DB9 接口
由于传统的 DB9 接口体积较大，会占用开发板过多空间，现在大多采用的是 TYPE_C USB 接口，样式如图 3 所示，另一端直接和电脑 USB 相连。连接示意图如图 4 所示。
图3 mini USB 接口
图4 USB 串口通信连接示意图
2、实验任务
uart串口分为嵌入式和fpga实现， uart串口嵌入式实现，也就是在ps端实现串口“hello word”打印，较为简单这里不再讲述。主要讲解uart串口在fpga中，上位机通过串口调试助手发送数据给 FPGA，FPGA 通过 USB 串口接收数据并将接收到的数据发送给上位机，完成串口数据环回。
3、程序设计
根据实验任务，我们不难想象本系统应该有一个串口接收模块，用来接收上位机发送的数据；还要有一个串口发送模块，用于将数据发回上位机；另外还应该有一个对数据进行环回控制的模块，它负责把从串口接收模块接收到的数据送给串口发送模块，以实现串口数据的环回。由此可以画出本次实验的系统框图，如下所示：
由系统总体框图可知，整个工程包括四个模块，顶层模块、接收模块、发送模块和数据环回模块。其中在顶层模块中完成对另外三个模块的例化，顶层模块原理图如下所示：
在上图中，uart_recv 为串口接收模块，从串口接收端口 uart_rxd 来接收上位机发送的串行数据，并在一帧数据接收结束后给出通知信号 uart_done。
uart_send 为串口发送模块，以 uart_en 为发送使能信号。uart_en 的上升沿将启动一次串口发送过程，将uart_din 接口上的数据通过串口发送端口 uart_txd 发送出去。
uart_loop 模块负责完成串口数据的环回功能。它在 uart_recv 模块接收完成后，将接收到的串口数据发送到 uart_send 模块，并通过 send_en 接口给出一个上升沿，以启动发送过程。
在编写代码之前，我们首先要确定串口通信的数据格式及波特率。在这里我们选择串口比较常用的一种模式，数据位为 8 位，停止位为 1 位，无校验位，波特率为 115200bps。则传输一帧数据的时序图如下图所示：
顶层模块的代码如下：
module uart_loopback_top(
input sys_clk, //外部50M时钟
input sys_rst_n, //外部复位信号，低有效
input uart_rxd, //UART接收端口
output uart_txd //UART发送端口
);
//parameter define
parameter CLK_FREQ = 50000000; //定义系统时钟频率
parameter UART_BPS = 115200; //定义串口波特率
//wire define
wire uart_recv_done; //UART接收完成
wire [7:0] uart_recv_data; //UART接收数据
wire uart_send_en; //UART发送使能
wire [7:0] uart_send_data; //UART发送数据
wire uart_tx_busy; //UART发送忙状态标志
//*****************************************************
//** main code
//*****************************************************
//串口接收模块
uart_recv #(
.CLK_FREQ (CLK_FREQ), //设置系统时钟频率
.UART_BPS (UART_BPS)) //设置串口接收波特率
u_uart_recv(
.sys_clk (sys_clk),
.sys_rst_n (sys_rst_n),
.uart_rxd (uart_rxd),
.uart_done (uart_recv_done),
.uart_data (uart_recv_data)
);
//串口发送模块
uart_send #(
.CLK_FREQ (CLK_FREQ), //设置系统时钟频率
.UART_BPS (UART_BPS)) //设置串口发送波特率
u_uart_send(
.sys_clk (sys_clk),
.sys_rst_n (sys_rst_n),
.uart_en (uart_send_en),
.uart_din (uart_send_data),
.uart_tx_busy (uart_tx_busy),
.uart_txd (uart_txd)
);
//串口环回模块
uart_loop u_uart_loop(
.sys_clk (sys_clk),
.sys_rst_n (sys_rst_n),
.recv_done (uart_recv_done), //接收一帧数据完成标志信号
.recv_data (uart_recv_data), //接收的数据
.tx_busy (uart_tx_busy), //发送忙状态标志
.send_en (uart_send_en), //发送使能信号
.send_data (uart_send_data) //待发送数据
);
endmodule 在顶层模块中完成了对其余各个子模块的例化。需要注意的是，顶层模块中第 10、11 行定义了两个变量：系统时钟频率 CLK_FREQ 与串口波特率 UART_BPS，使用时可以根据不同的系统时钟频率以及所需要的串口波特率设置这两个变量。我们可以尝试将串口波特率 UART_BPS 设置为其他值（如 9600），在模块例化时会将这个变量传递到串口接收与发送模块中，从而实现不同速率的串口通信。
串口接收模块的代码如下所示：
module uart_recv(
input sys_clk, //系统时钟
input sys_rst_n, //系统复位，低电平有效
input uart_rxd, //UART接收端口
output reg uart_done, //接收一帧数据完成标志
output reg rx_flag, //接收过程标志信号
output reg [ 3:0] rx_cnt, //接收数据计数器
output reg [ 7:0] rxdata,
output reg [7:0] uart_data //接收的数据
);
//parameter define
parameter CLK_FREQ = 50000000; //系统时钟频率
parameter UART_BPS = 9600; //串口波特率
localparam BPS_CNT = CLK_FREQ/UART_BPS; //为得到指定波特率，
//需要对系统时钟计数BPS_CNT次
//reg define
reg uart_rxd_d0;
reg uart_rxd_d1;
reg [15:0] clk_cnt; //系统时钟计数器
//wire define
wire start_flag;
//*****************************************************
//** main code
//*****************************************************
//捕获接收端口下降沿(起始位)，得到一个时钟周期的脉冲信号
assign start_flag = uart_rxd_d1 & (~uart_rxd_d0);
//对UART接收端口的数据延迟两个时钟周期
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
uart_rxd_d0 <= 1'b0;
uart_rxd_d1 <= 1'b0;
end
else begin
uart_rxd_d0 <= uart_rxd;
uart_rxd_d1 <= uart_rxd_d0;
end
end
//当脉冲信号start_flag到达时，进入接收过程
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n)
rx_flag <= 1'b0;
else begin
if(start_flag) //检测到起始位
rx_flag <= 1'b1; //进入接收过程，标志位rx_flag拉高
//计数到停止位中间时，停止接收过程
else if((rx_cnt == 4'd9) && (clk_cnt == BPS_CNT/2))
rx_flag <= 1'b0; //接收过程结束，标志位rx_flag拉低
else
rx_flag <= rx_flag;
end
end
//进入接收过程后，启动系统时钟计数器
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n)
clk_cnt <= 16'd0;
else if ( rx_flag ) begin //处于接收过程
if (clk_cnt < BPS_CNT - 1)
clk_cnt <= clk_cnt + 1'b1;
else
clk_cnt <= 16'd0; //对系统时钟计数达一个波特率周期后清零
end
else
clk_cnt <= 16'd0; //接收过程结束，计数器清零
end
//进入接收过程后，启动接收数据计数器
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n)
rx_cnt <= 4'd0;
else if ( rx_flag ) begin //处于接收过程
if (clk_cnt == BPS_CNT - 1) //对系统时钟计数达一个波特率周期
rx_cnt <= rx_cnt + 1'b1; //此时接收数据计数器加1
else
rx_cnt <= rx_cnt;
end
else
rx_cnt <= 4'd0; //接收过程结束，计数器清零
end
//根据接收数据计数器来寄存uart接收端口数据
always @(posedge sys_clk or negedge sys_rst_n) begin
if ( !sys_rst_n)
rxdata <= 8'd0;
else if(rx_flag) //系统处于接收过程
if (clk_cnt == BPS_CNT/2) begin //判断系统时钟计数器计数到数据位中间
case ( rx_cnt )
4'd1 : rxdata[0] <= uart_rxd_d1; //寄存数据位最低位
4'd2 : rxdata[1] <= uart_rxd_d1;
4'd3 : rxdata[2] <= uart_rxd_d1;
4'd4 : rxdata[3] <= uart_rxd_d1;
4'd5 : rxdata[4] <= uart_rxd_d1;
4'd6 : rxdata[5] <= uart_rxd_d1;
4'd7 : rxdata[6] <= uart_rxd_d1;
4'd8 : rxdata[7] <= uart_rxd_d1; //寄存数据位最高位
default:;
endcase
end
else
rxdata <= rxdata;
else
rxdata <= 8'd0;
end
//数据接收完毕后给出标志信号并寄存输出接收到的数据
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
uart_data <= 8'd0;
uart_done <= 1'b0;
end
else if(rx_cnt == 4'd9) begin //接收数据计数器计数到停止位时
uart_data <= rxdata; //寄存输出接收到的数据
uart_done <= 1'b1; //并将接收完成标志位拉高
end
else begin
uart_data <= 8'd0;
uart_done <= 1'b0;
end
end
endmodule 注：FPGA主板频率是50Mhz,T=20ns，9600波特率指的是9600bps,9600bit/s
然后周期是1/速率 = 1/9600 = 1.041666666710^(-4)=104167ns (也就是说每104167ns传输一个bit位的数据)
波特率分频计数值：104167/System_clk_period=104167/20=5208
波特率分频计数值 ：50_000_000/9600 = 5208 （系统时钟频率为50MHZ,也就是说系统时钟经过5208次计数后到达520820=104167ns，即经过1个波特率周期，一个波特率周期可以完成一个bit位数据的传输）
计算波特率的公式是：波特率=时钟频率/波特率系数。
串口接收模块程序中 29 至 42 行是一个经典的边沿检测电路，通过检测串口接收端 uart_rxd 的下降沿来捕获起始位。一旦检测到起始位，输出一个时钟周期的脉冲 start_flag，并进入串口接收过程。串口接收状态用 rx_flag 来标志，rx_flag 为高标志着串口接收过程正在进行，此时启动系统时钟计数器 clk_cnt 与接收数据计数器 rx_cnt。这里我们要明白，uart_rxd 信号对于介绍模块来说它何时出现并没有规律，也就是说这是个异步信号，异步信号会带来亚稳态，因此对于异步信号我们需要进行异步处理，常用的异步处理方式是打拍处理，uart_rxd_d0是打第一拍，uart_rxd_d1 打第二拍，通常打两拍就基本上就能避免亚稳态问题。
由第 13 行的公式 BPS_CNT = CLK_FREQ/UART_BPS 可知，BPS_CNT 为当前波特率下，串口传输一位所需要的系统时钟周期数。因此 clk_cnt 从零计数到 BPS_CN-1 时，串口刚好完成一位数据的传输。由于接收数据计数器 rx_cnt 在每次 clk_cnt 计数到 BPS_CN-1 时加 1，因此由 rx_cnt 的值可以判断串口当前传输的是第几位数据。第 87 行至第 109 行就是根据 clk_cnt 的值将 uart 接收端口的数据寄存到接收数据寄存器对应的位，从而实现接收数据的串并转换。其中第 92 行选择 clk_cnt 计数至 BPS_CNT/2 时寄存接收端口数据，是因为计数到数据中间时的采样结果最稳定。
程序中需要额外注意的地方是串口接收过程结束条件的判定，由第 52 行可知，在计数到停止位中间时，标志位 rx_flag 就已经拉低。这样做是因为虽然此时一帧数据传输还没有完成（停止位只传送到一半），但是数据位已经寄存完毕。而在连续接收数据时，提前半个波特率周期结束接收过程可以为检测下一帧数据的起始位留出充足的时间。
我们使用上位机通过串口向开发板发送 16 进制数 55，在串口接收过程中 ILA 抓取的波形图如下所示：
上图中红色的触发线标识出了串口接收端 uart_rxd 的起始位，在整个接收过程中 rx_flag 保持为高电平，同时 rx_cnt 对串口数据进行计数。当 rx_cnt 计数到 9 时，串口数据接收完成，uart_done 拉高，同时uart_data 给出接收到的数据。从图中可以看到，接收模块能够正确接收串口数据并完成串并转换。
串口发送模块代码如下所示：
module uart_send(
input sys_clk, //系统时钟
input sys_rst_n, //系统复位，低电平有效
input uart_en, //发送使能信号
input [7:0] uart_din, //待发送数据
output uart_tx_busy, //发送忙状态标志
output en_flag ,
output reg tx_flag, //发送过程标志信号
output reg [ 7:0] tx_data, //寄存发送数据
output reg [ 3:0] tx_cnt, //发送数据计数器
output reg uart_txd //UART发送端口
);
//parameter define
parameter CLK_FREQ = 50000000; //系统时钟频率
parameter UART_BPS = 9600; //串口波特率
localparam BPS_CNT = CLK_FREQ/UART_BPS; //为得到指定波特率，对系统时钟计数BPS_CNT次
//reg define
reg uart_en_d0;
reg uart_en_d1;
reg [15:0] clk_cnt; //系统时钟计数器
//wire define
wire en_flag;
//*****************************************************
//** main code
//*****************************************************
//在串口发送过程中给出忙状态标志
assign uart_tx_busy = tx_flag;
//捕获uart_en上升沿，得到一个时钟周期的脉冲信号
assign en_flag = (~uart_en_d1) & uart_en_d0;
//对发送使能信号uart_en延迟两个时钟周期
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
uart_en_d0 <= 1'b0;
uart_en_d1 <= 1'b0;
end
else begin
uart_en_d0 <= uart_en;
uart_en_d1 <= uart_en_d0;
end
end
//当脉冲信号en_flag到达时,寄存待发送的数据，并进入发送过程
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
tx_flag <= 1'b0;
tx_data <= 8'd0;
end
else if (en_flag) begin //检测到发送使能上升沿
tx_flag <= 1'b1; //进入发送过程，标志位tx_flag拉高
tx_data <= uart_din; //寄存待发送的数据
end
//计数到停止位结束时，停止发送过程
else if ((tx_cnt == 4'd9) && (clk_cnt == BPS_CNT - (BPS_CNT/16))) begin
tx_flag <= 1'b0; //发送过程结束，标志位tx_flag拉低
tx_data <= 8'd0;
end
else begin
tx_flag <= tx_flag;
tx_data <= tx_data;
end
end
//进入发送过程后，启动系统时钟计数器
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n)
clk_cnt <= 16'd0;
else if (tx_flag) begin //处于发送过程
if (clk_cnt < BPS_CNT - 1)
clk_cnt <= clk_cnt + 1'b1;
else
clk_cnt <= 16'd0; //对系统时钟计数达一个波特率周期后清零
end
else
clk_cnt <= 16'd0; //发送过程结束
end
//进入发送过程后，启动发送数据计数器
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n)
tx_cnt <= 4'd0;
else if (tx_flag) begin //处于发送过程
if (clk_cnt == BPS_CNT - 1) //对系统时钟计数达一个波特率周期
tx_cnt <= tx_cnt + 1'b1; //此时发送数据计数器加1
else
tx_cnt <= tx_cnt;
end
else
tx_cnt <= 4'd0; //发送过程结束
end
//根据发送数据计数器来给uart发送端口赋值
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n)
uart_txd <= 1'b1;
else if (tx_flag)
case(tx_cnt)
4'd0: uart_txd <= 1'b0; //起始位
4'd1: uart_txd <= tx_data[0]; //数据位最低位
4'd2: uart_txd <= tx_data[1];
4'd3: uart_txd <= tx_data[2];
4'd4: uart_txd <= tx_data[3];
4'd5: uart_txd <= tx_data[4];
4'd6: uart_txd <= tx_data[5];
4'd7: uart_txd <= tx_data[6];
4'd8: uart_txd <= tx_data[7]; //数据位最高位
4'd9: uart_txd <= 1'b1; //停止位
default: ;
endcase
else
uart_txd <= 1'b1; //空闲时发送端口为高电平
end
endmodule 串口发送模块与串口接收模块异曲同工，代码中也给出了详尽的注释，此处不再赘述。需要注意的是，在程序的 59 行，我们将 tx_flag 提前 1/16 个停止位拉低，是为了确保发送模块发送数据的时间略小于接收模块接收数据的时间，否则当连续传输大量数据时，发送数据的时间会不断累积，最终导致在做串口环回实验时丢失数据。
尽管串口发送数据只是接收数据的反过程，理论上在传输的时间上是一致的，考虑到我们模块里计算波特率会有较小的偏差，并且串口对端的通信设备(如电脑等)收发数据的波特率同样可能会出现较小的偏差，因此这里为了确保环回实验的成功，这里将发送模块的停止位略微提前结束。
需要说明的是，较小偏差的波特率在串口通信时是允许的，同样可以保证数据可靠稳定的传输。
另外我们在代码的第 31 行将用于标志串口发送过程的 tx_flag 信号赋值给 uart_tx_busy，并通过模块端口输出。这样其他模块就可以通过检测 uart_tx_busy 信号是否为低电平，从而判断串口发送模块是否处于空闲状态。若 uart_tx_busy 为高电平，那么 uart_send 正处于发送过程，外部模块需要等待当前发送过程结束之后，才能通过 uart_en 信号的上升沿来启动新的发送过程。
下图为串口发送过程中 ILA 抓取的波形图，我们使用开发板通过串口向上位机向发送 16 进制数55。图中红色的触发线标识出了串口发送使能信号 uart_en 的上升沿。在检测到 uart_en 的上升沿后，en_flag会拉高一个时钟周期，此时将 uart_din 端口上的待发送数据寄存到 tx_data 中，并进入串口发送过程。
在整个发送过程中 tx_flag 保持为高电平，tx_cnt 对串口数据进行计数，同时 tx_data 的各个数据位依次通过串口发送端 uart_txd 发送出去。当 tx_cnt 计数到 9 时，串口数据发送完成，开始发送停止位。在一个波特率周期的停止位发送完成后，串口发送过程结束，uart_tx_busy 信号拉低，表明串口发送模块进入空闲状态。
从上图中可以看出串口发送模块能够完成并串转换并正确发送串口数据。
在介绍完串口的接收和发送模块后，最后我们来看一下串口环回模块的代码：
module uart_loop(
input sys_clk, //系统时钟
input sys_rst_n, //系统复位，低电平有效
input recv_done, //接收一帧数据完成标志
input [7:0] recv_data, //接收的数据
input tx_busy, //发送忙状态标志
output reg send_en, //发送使能信号
output reg [7:0] send_data //待发送数据
);
//reg define
reg recv_done_d0;
reg recv_done_d1;
reg tx_ready;
//wire define
wire recv_done_flag;
//*****************************************************
//** main code
//*****************************************************
//捕获recv_done上升沿，得到一个时钟周期的脉冲信号
assign recv_done_flag = (~recv_done_d1) & recv_done_d0;
//对发送使能信号recv_done延迟两个时钟周期
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
recv_done_d0 <= 1'b0;
recv_done_d1 <= 1'b0;
end
else begin
recv_done_d0 <= recv_done;
recv_done_d1 <= recv_done_d0;
end
end
//判断接收完成信号，并在串口发送模块空闲时给出发送使能信号
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
tx_ready <= 1'b0;
send_en <= 1'b0;
send_data <= 8'd0;
end
else begin
if(recv_done_flag)begin //检测串口接收到数据
tx_ready <= 1'b1; //准备启动发送过程
send_en <= 1'b0;
send_data <= recv_data; //寄存串口接收的数据
end
else if(tx_ready && (~tx_busy)) begin //检测串口发送模块空闲
tx_ready <= 1'b0; //准备过程结束
send_en <= 1'b1; //拉高发送使能信号
end
end
end
endmodule uart_loop 模块的代码比较简单，首先代码的 25 至 38 行实现了上升沿检测功能。当检测到 recv_done 信号的上升沿时，recv_done_flag 输出一个时钟周期的高电平，标志着串口接收模块接收到了一帧数据。在代码的 48 至 52 行，在判断到 recv_done_flag 为高电平时，寄存接收到的数据 recv_data 到 send_data 中；同时将 tx_ready 信号拉高，表示已经准备好了待发送的数据。另外还要将 send_en 信号拉低，为接下来产生一个上升沿作准备。
uart_loop 模块还有一个输入信号 tx_busy，它是由串口发送模块所输出，该信号为高电平表示串口发送模块正处于发送过程中。在代码的第 53 行，当 tx_ready 信号为高电平时，如果检测到 tx_busy 为低电平，则说明串口发送模块处于空闲状态。此时将 send_en 信号拉高，由此产生一个上升沿，以启动串口发送模块的发送过程，将寄存到 send_data 中的数据发送出去。于此同时，将 tx_ready 信号拉低，等待下一个串口接收数据的到来。