Xilinx的JESD204B ip核的使用（以AD9154为例对寄存器参数进行计算）

JESD204B（pg066）

JESD204B基础知识

JESD204B时钟

1. Device Clock：设备时钟，不同的设备（DAC/ADC（采样时钟）和FPGA（glbclk））可以使用不同的速率的时钟，但是必须同源。
2. Byte Clock：字节时钟，来源于Device Clock，LineRate/10。
3. Serial Line Rate：20×DateRate×M/L
4. Core Clock：Line rate/40。
5. Reference Clock：GTP/GTX/GTH/GTY需要一个稳定的低抖动的参考时钟

refclk_p/refclk_n	参考时钟	提供给gtx的时钟，由线速率定，和线速率是倍数关系
glbclk_p/glbclk_n	全局时钟	jesd204b IP核的时钟，Line rate/40，refclk不等于核心时钟时，额外提供，当refclk选择为Line rate/40可以勾选去该接口
rx_sysref		Glbclk/32 或者 Glbclk/64（需要确认）  和k值相关 TX和RX 要用同一个时钟 用于数据同步
s_axi_aclk		Axi_lite时钟
tx_core_clk_out		Line rate/40 ，jsed204核心使用32位（4Byte）core_clk时byte_clk的1/4

s_axi		Axi4lite配置IP核的line rate、 M、F、L、K等参数
s_axi_tx		dds 的信息输入
s_axi_aresetn		将配置寄存器复位为默认值
tx_reset		core异步复位，Axi4lite不受该复位影响
tx_sync		从adc/dac输入的sync信号

JESD204B参数

JESD204B Transport Layer Parameters

• F 是每个帧时钟周期包含的字节数
• K 定义每个多帧的帧数量
• L 是每条链路的传输线路数
• M是每个器件的数据转换器个数
• S 定义每个转换器每帧传输的样本数

JESD204B Device Parameters

• CF 为每条链路的每帧时钟周期的控制字数量，当CF为0时，控制位都紧跟在样本之后。
• CS是每个转换样本的控制位数量
• N 定义转换器分辨率(AD9154为16bit)
• N Prime（N’）定义每个样本的总位数（量化为4位的半字节）
• HD 定义密度模式（0 = 低密度， 1 = 高密度） ，高密度表示一个转换器的样本，可以在多个lane之间传输，在该设计中，只有在F=1时，HD=1

F=(M×N×S/(8×L))

时钟速率计算Clock Multiplication Relationship

DateRate = （DACRate）/（InterpolationFactor）    InterpolationFactor:内插系数

LaneRate =  20×DateRate×M/L

ByteRate = LaneRate/10    （8b/10b 有20%的开销故除以10）

NCO 载波配置

FTW = (fCARRIER/fDAC)×2^48   - fDAC/2≤fCARRIER≤+fDAC/2  (fDAC:DAC的采样时钟)

有效带宽

数字上变频处理路径

内插模式有效带宽配置表

IP核例化

以DAC9154为例 dacrate（工作频率,采样时钟，采样速率为384M*位宽）为384M，生成70M的载波频率，数据速率为96M，DDS的采样时钟（基带速率=数据速率）96M，内插系数为4，LMFS=4841。

DateRate = 384M/4 = 96M

LaneRate = 20×96M×8/4= 3.84Gbps

FTW = （70M/384M）×248