数字IC丨后端设计是个啥?

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最近的私信咨询里,很多同学分不清数字IC设计前端和后端的区别,前端设计似乎很容易理解,简单来说就是敲代码的,只不过没有用C++和python,用的是硬件描述语言Verilog。

但一说到后端设计,很多同学就懵了,逻辑综合,布局布线,这都什么意思?

甚至有些人一听到后端就以为是做工艺的。(后端设计:“你礼貌吗?”

从薪资待遇上来说,数字IC的三个岗位(前端设计、功能验证、后端设计)其实是相差不大的,只是有些同学因为一知半解的缘故,原本更适合做后端,却草草选了验证。

所以今天我们来重点说一下后端设计的职能要求和设计环节,希望能够让各位同学清楚了解到后端设计到底是在做哪些工作!

01职能要求

首先作为后端设计实现的我们,主要工作就是将前端设计的RTL代码转化成门级网表,最终生成GDSⅡ文件,到这里就可以拿到工厂进行流片生产了。

而后端所起的价值,就是在满足设计要求的情况下,尽可能通过自己的经验知识来加速设计的迭代,加快项目的进展,但是在每个阶段又分很多不同的努力。

大公司对于前后端的分工较为明确,各司其职。但是也有一些设计公司,给后端设计者们的是rtl的代码和基本的约束,需要我们自己去做逻辑综合。这里分为两种工具,分别是Synopsys的DC和Cadence的Gunus。

通过综合,我们可以得到后端设计的必需元素之一,网表。关于逻辑综合,这里后续我们会展开来说。

一般来说,我们得到一个满足要求的网表之后,就可以进行后续的PD工作了(physical design ,物理设计。关于设计中常用的缩写及介绍后续也会有专门的名词解释模块,帮助各位更快融入设计)

接下来进入主要的设计环节,主要的设计工具分为两种,分别是Synopsys的ICC2和Cadence的Innovus。

02设计环节

后端设计就是从输入网表到输出GDSII文件的过程:主要分为以下六个步骤:

1.逻辑综合

逻辑综合就是把HDL代码翻译成门级网表netlist。

综合需要设定约束条件,就是你希望综合出来的电路在面积,时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库,不同的库中,门电路基本标准单元(standard cell)的面积,时序参数是不一样的。所以,综合库不一样,综合出来的电路在时序,面积上是有差异的。一般来说,综合完成后需要再次做仿真验证(这个也称为后仿真)

  1. 形式验证

验证芯片功能的一致性

不验证电路本身的正确性

每次电路改变后都需验证

形式验证的意义在于保障芯片设计的一致性,一般在逻辑综合,布局布线完成后必须做。

工具:synopsys Formality

3. 物理实现

物理实现可以分为三个部分:

布图规划floor plan

布图规划是整个后端流程中最重要的一步,但也是弹性最大的一步。因为没有标准的最佳方案,但又有很多细节需要考量。

布局布线的目标:优化芯片的面积,时序收敛,稳定,方便走线。

工具:IC compiler,Encounter

布局(place)

布局即摆放标准单元,I/O pad,宏单元来实现个电路逻辑。

布局目标:利用率越高越好,总线长越短越好,时序越快越好。

但利用率越高,布线就越困难;总线长越长,时序就越慢。因此要做到以上三个参数的最佳平衡。

布线route

布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束条件下,根据电路的连接关系,将各单元和I/O pad用互连线连接起来。

4. 时钟树综合——CTS

Clock Tree Synthesis,时钟树综合,简单点说就是时钟的布线。

由于时钟信号在数字芯片的全局指挥作用,它的分布应该是对称式的连到各个寄存器单元,从而使时钟从同一个时钟源到达各个寄存器时,时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。

  1. 寄生参数提取
    由于导线本身存在的电阻,相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声,串扰和反射。这些效应会产生信号完整性问题,导致信号电压波动和变化,如果严重就会导致信号失真错误。提取寄生参数进行再次的分析验证,分析信号完整性问题是非常重要的。

工具Synopsys的Star-RCXT

6.版图物理验证

这一环节是对完成布线的物理版图进行功能和时序上的验证,大概包含以下方面:

LVS(Layout Vs Schematic)验证:简单说,就是版图与逻辑综合后的门级电路图的对比验证;

DRC(Design Rule Checking):设计规则检查,检查连线间距,连线宽度等是否满足工艺要求;

ERC(Electrical Rule Checking):电气规则检查,检查短路和开路等电气规则违例;

实际的后端流程还包括电路功耗分析,以及随着制造工艺不断进步产生的DFM(可制造性设计)问题等。

物理版图以GDSII的文件格式交给芯片代工厂(称为Foundry)在晶圆硅片上做出实际的电路。

最后进行封装和测试,就得到了我们实际看见的芯片。

设计过程的大致步骤基本如上。但是对于一个设计,这远远不够,同时,工具的操作并不一定,或者说大概率会存在问题。所以后续还需要设计者进行手动的操作。主要包括像时序的修复,drc,lvs的修复等等。后续将对设计后期的一些进行详细的说明。

以上内容即是对后端设计的大体描述了,可能在某些小白同学看来还是有些似懂非懂,但在有一定数电模电基础后,了解芯片设计全流程的内容之后,就会有豁然开朗的感觉。

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