「HDLBits题解」Vector0

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码 以提供参考 各位可同时参考我的代码和官方题解代码 或许会有所收益 

题目链接：Vector0 - HDLBits

module top_module ( 
    input wire [2:0] vec,
    output wire [2:0] outv,
    output wire o2,
    output wire o1,
    output wire o0  ); // Module body starts after module declaration

    assign outv = vec ; 
    assign o2 = vec[2] ; 
    assign o1 = vec[1] ; 
    assign o0 = vec[0] ; 
    
endmodule