「HDLBits题解」Alwaysblock1

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码 以提供参考 各位可同时参考我的代码和官方题解代码 或许会有所收益

题目链接：Alwaysblock1 - HDLBits

/ synthesis verilog_input_version verilog_2001
module top_module(
    input a, 
    input b,
    output wire out_assign,
    output reg out_alwaysblock
);

    assign out_assign = a & b ; 

    always @(*) begin
        out_alwaysblock = a & b ; 
    end

endmodule