IC设计常用术语

一、设计术语

DRC(Design Rule Check)：设计规则检查，设计规则是指芯片代工厂提供的反映工艺水平及版图设计的必须满足的一些几何规则。DRC就是根据设计规则所规定的版图中各掩膜层图形的最小尺寸、最小间距等几何参数，对版图数据进行检查，找出不满足设计规则的偏差和错误，并提供有关信息，为设计者修改版图提供依据

SI(Signal Integrity)：信号完整性，SI是指一个信号在电路中产生正确的、相应的能力。信号具有良好的信号完整性是指，在需要的时间段内，该信号具有所必须达到的电压电平数值。

电源完整性（PI）：指为有源器件供电的互联线及各相关元件上的噪声；PDN（电源分配网络）

STA(Static Timing Analysis)：静态时序分析，是一种穷尽分析方法，通过对提取电路中所有路径上的延迟信息的分析，计算出信号在时序路径上的延迟，找出违背时序约束的错误，如建立时间和保持时间是否满足要求。静态时序分析方法不依赖于激励，而且可以穷尽所有路径，运行速度快，占用内存少，完全克服了动态时序验证的缺陷，是SoC设计中重要的一个环节。

二、测试术语

Pre-Silicon验证：指基于各种仿真平台 （FPGA，PXP，HAPS，ZeBU 等）和 Bit File 验证芯片的功能、性能、功耗是否满足设计目标，为流片做准备。
Post-Silicon 验证：指 Foundry 已经完成工程样片的制作，工程团队拿到了工程样片，并对工程样片进行验证，以确定样片是否符合设计目标，为芯片量产做准备。
CDC： clock domain crossing 异步时钟时序检查，是数字设计中的重要步骤

DFT(Design for Test)：可测性设计，是指设计人员在设计系统和电路的同时，考虑到测试的要求，通过增加一定的硬件开销，获得最大可测性的设计过程。简单来说，DFT是为了达到故障检测目的所作的辅助性设计，这种设计为基于故障模型的结构测试服务，用来检测生产故障。目前主要的DFT方法有扫描通路测试、内建自测试和边界扫描测试等。（ChatGPT回答：）是指在电路设计的过程中考虑如何使电路易于测试和诊断的一种设计方法主要目的是发现芯片在生产过程中出现的缺陷，使电路易于测试和故障排除。

BIST(Built-In-Self-Test)：自建测试，是电路自己生成测试矢量，而不是要求外部施加测试矢量。存储器BIST通过在存储器周围加入额外电路来产生片上测试向量并进行测试比较，完成对存储器的测试。
ATPG (Automation Test Pattern Generation)：自动测试矢量生成，是一种自动测试向量生成技术，用于生成数字电路的测试模式，以验证电路的正确性和可靠性。通过分析芯片的结构生成测试向量进行结构测试，筛选出不合格的芯片。（GPT）在数字电路设计中，由于电路规模的增大和复杂性的增加，手工设计和验证电路的测试模式变得越来越困难。为了解决这个问题，ATPG技术应运而生。ATPG技术可以自动生成用于测试数字电路的测试模式，从而大大提高测试效率和精度。ATPG技术的主要思想是通过在电路中注入一些故障（如单个或多个传输门延迟、输入和输出之间的短路等）来生成测试模式。然后，ATPG工具将这些故障注入到电路中，并自动生成一组测试模式，用于检测和诊断故障。

FULLCHIP： fullchip level 常用于数字前端设计和验证，指系统级和芯片级。

二、后仿术语

ECO：Engineering Change Order 在项目后期，只能在门级对芯片设计进行修改
signoff： 验收机制，验收标准，指芯片tapeout前利用工具做的各种检查。只有这些检查通过了，我们的芯片才有可能顺利流片。
https://zhuanlan.zhihu.com/p/467965431
STC：special timing check， 检查后仿过程中的挑出的special path进行时序检查。
CTS：Clock Tree Synthesis，时钟树综合，指从某个clock的root点长到各个sink点的clock buffer/inverter tree。工具试图将某个clock所属的所有sinks做到相同长度。时钟树综合，是指使用EDA工具自动生成时钟树，包括时钟缓冲器的插入与时钟信号的布线。为了满足时序收敛(Timing Closure)的要求，保证每个模块及每个寄存器的时钟输入的相位误差最小，必须在时钟源到寄存器最短的通路上插放延时单元使得所有路径在延时上都与最长路径相同。
SDC：Synopsys design constraints，设计中至关重要的一个文件。它对电路的时序，面积，功耗进行约束，是设计的命脉和决定芯片是否满足设计要求的规范。

形式验证:主要是检查网表和和RTL是否等价，不需要激励，是静态仿真：通过数学模型的方法看是否满足。做等价性检查用到Synopsys的Formality工具。

布局规划：就是放置芯片的宏单元模块，在总体上确定各种功能电路的摆放位置，如IP模块，RAM，I/O引脚等等。布局规划能直接影响芯片最终的面积。

布线（CTS之后）：就是普通信号布线了，包括各种标准单元（基本逻辑门电路）之间的走线。比如我们平常听到的0.13um工艺，或者说90nm工艺，实际上就是这里金属布线可以达到的最小宽度，从微观上看就是MOS管的沟道长度。工具Synopsys的Astro，或者Synopsys的IC Compiler （ICC）（ICC是Astro的下一代取代产品)

Extrat RC和STA：前面逻辑综合后STA的话，用的是一个理想的时序模型（Timing Model）去做的，这个实际上并没有实际的时序信息，实际cell摆在哪里，两个cell之间的走线延时等信息都是没有的，因为这个时候还没有布局布线，两个的位置都是不确定的，自然没有这些信息。当位置确定之后，才会真正的去提取这些延时信息（Extrat RC），然后再做布局布线之后的STA，此时的STA相较于综合时的STA，拿到的延时信息就是更真实的！包括时钟，也是插了时钟树之后真正的时钟走线，时钟路径的延时也是更真实的。如果布局布线之后还有不满足时序的地方，也会退回去前面的阶段进行修改。

版图物理验证：对完成布线的物理版图进行功能和时序上的验证，验证项目很多，如：

LVS（Layout Vs Schematic）验证：简单说，就是版图与逻辑综合后的门级电路图的对比验证；

DRC（Design Rule Checking）：设计规则检查，检查连线间距，连线宽度是否满足工艺要求；

ERC（Electrical Rule Checking）：电气规则检查，检查短路和开路等电气 规则违例；等等。

工具为Synopsys的Hercules。

实际的后端流程还包括电路功耗分析，以及随着制造工艺不断进步产生的DFM（可制造性设计）问题。物理版图验证完成也就是整个芯片设计阶段完成，下面的就是芯片制造了。
 

四、工具

EDA    Electronic Design Automation 电子设计自动化，EDA工具的集合名称
VCS    synopsys公司的数字前端仿真工具
Verdi    synopsys公司的数字前端debug工具
NCSIM    cadence公司的数字前端仿真工具
INNOVUS    cadence公司的数字版图实现工具
PT    prime time synopsys公司的静态时序分析工具
DC    design compiler synopsys公司的数字综合工具
Tessent    mentor公司的DFT工具，市场占有率很高
Vivado    Vivado FPGA厂商赛灵思公司2012年发布的集成设计环境
Modelsim    mentor公司的数字前端仿真工具，也叫QUESTASIM

ICC   IC Compiler synopsys公司用于自动布局布线的一款软件，很多公司都在用

GDSII  版图layout的文件格式，物理版图以GDSII的文件格式交给芯片代工厂（称为Foundry）在晶圆硅片上做出实际的电路，再进行封装和测试，就得到了实际的芯片。

FSDB   常用的波形文件格式，用Verdi打开

VCD   value change dump 一个通用的波形文件格式，信息详细，但文件较大