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FPGA中跨时钟域传数据——（1）单bit脉冲

FPGA中跨时钟域传数据——（1）单bit脉冲

  • 亚稳态模型
  • 由快时钟传到慢时钟
  • 由慢时钟传到快时钟

亚稳态模型

必须在建立时间和保持时间内，数据不变化，否则会产生亚稳态。
FPGA中跨时钟域传数据——（1）单bit脉冲_第1张图片
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由快时钟传到慢时钟

在快时钟里面进行数据展宽（增加信号长度）

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假如产生亚稳态时，在接收时钟，打两拍，就可以极大减少亚稳态。
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由慢时钟传到快时钟

这种情况可以打两拍之后，当做上升沿读取。
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这种情况下，我认为可以再把慢时钟信号展宽，再打两拍，再进行上升沿读取。
FPGA中跨时钟域传数据——（1）单bit脉冲_第6张图片

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