Logic Effort

Logic Effort

1. Propagation Delay

Inverter Dalay

• $t_p=ln2R_{eq}{C}_{int}(1+C_L/C_{int})=t_{p0}(1+f/\gamma )$

  • $f=C_L/C_{gin}$ effective fanout
  • $\gamma =C_{int}/C_{gin}with\gamma \approx 1$

• Normalized Delay to $t_{p0,inv}$

  • $D(inv)=1+f/\gamma (Parasiticdelay+Effortdelay)$

Inverter Chain

• Path Delay $Delay=\sum (1+f_i/\gamma )=N+\sum f_i/\gamma$

• Path Fanout Effort $F=\prod f_i=C_L/C_{gin,1}$

• Size the inverters to minimize the delay of an inverter chain

  • Every inverter stage has the same effort delay, $f_i=\sqrt[N]{F}$

  • Path Delay $Delay=\sum (1+f_i/\gamma )=N+\sqrt[N]{F}/\gamma$

  • The size of each inverter stage can be determined bu working backward

    • $C_{gin,i}=C_{L,i}/f_i$

2. Introduction

Fig2

3. Definition

Fig2

Generalize Inverter Delay to other Gates

• So far, inverter delay $t_{p,inv}=ln2R_{eq,inv}(C_{int,inv}+C_L)$

  • $t_{p,inv}=ln2R_{eq,inv}{C}_{int,inv}(1+C_L/C_{int,inv})=t_{p0}(1+f/\gamma )$
    • $t_{p0}=ln2R_{eq}{C}_{int,inv}$

• For other gates $$t_{p,gate}=ln2R_{eq,gate}(C_{int,gate}+C_L)$

  • Normalized delay $D(gate)=t_{p,gate}/t_{p0,inv}$

  • $$\begin{gathered} D(gate)=\frac{ln2R_{eq,gate}(C_{int,gate}+C_L)}{ln2R_{eq,inv}{C}_{int,inv}}=\frac{R_{eq,gate}(C_{int,gate}+C_L)}{R_{eq,inv}{C}_{int,inv}} \\ =\frac{R_{eq,gate}{C}_{int,gate}}{R_{eq,inv}{C}_{int,inv}}+\frac{R_{eq,gate}{C}_L}{R_{eq,inv}{C}_{int,inv}} \\ =\frac{R_{eq,gate}{C}_{int,gate}}{R_{eq,inv}{C}_{int,inv}}+\frac{R_{eq,gate}{C}_{gin,gate}}{R_{eq,inv}{C}_{int,inv}}\ast \frac{C_L}{C_{gin,gate}}=P+LE\ast FO\text{P+LE∗FO}P+LE\ast FO \\ =Parasiticdelay(P)+LogicalEffort(LE)\ast Fanout(FO)\text{Parasiticdelay(P) + LogicalEffort(LE) ∗ Fanout(FO)}Parasiticdelay(P)+LogicalEffort(LE)\ast Fanout(FO) \end{gathered}$$

• • 补：因为实际上 $\gamma \approx 1$ ，所在在EECS151课程中直接简化这个公式为: $P+LE\ast FO\text{P+LE∗FO}P+LE\ast FO$

Logical Effort

• $ D(gate) = LE \ast \ FO \ + \ P ; = ; Effort ;Delay ; + ; Parasitic ; Delay $
  • $LE=\frac{R_{eq,gate}{C}_{gin,gate}}{R_{eq,inv}{C}_{gin,inv}}$
• $RecallD(inv)=1+f/\gamma$
  • $LE(inv)=1$
• Definition:
  • Logical effort is the ratio of the input capacitance to the input capacitance of a unit inverter delivering the same output current.
  • Only dependent on gate topology
• To calculate LE and P, size transistors so that R is the same as R_inv ,then
  • $LE=\frac{C_{gin,gate}}{C_{gin,inv}}$
  • $P=\frac{C_{int,gate}}{C_{int,inv}}$

4. the typical example(NAND and NOR)

NAND Ｇate

Fig3 NAND2 Gate

• LE(NAND2) = 4/3
• P(NAND2) = 6/3
• etc:
  • LE(NAND_N) = (n+2)/3
  • P(NAND_N) = (n+2n)/3 = n

###NOR Gate

Fig4 NOR2 Gate

• LE(NOR2) = 5/3

• P(NOR) = 6/3

• etc:

  • LE(NOR_N) = (2n+1)/3
  • P(NOR_N) = (n+2n)/3 = n

• 关于C_L 的含义：

  • 在数字集成电路—电路、系统与设计(第二版)中文版中，反相器的延时公式$t_p=ln2R_{eq}(C_{int}+C_{ext})$, 认为 $C_L=C_{int}+C_{ext}$ , C_ext是外部负载电容，它来自扇出和导线电容。而在反相器链中，在最后挂了负载电容C_L , 这个实际上是扇出电容。
  • 而在EECS141和EECS151中，反相器的延时公式$t_p=ln2R_{eq}(C_{int}+C_L)$, 认为C_L 是外部负载电容。
  • 总结：在电路分析这门课学习RC瞬态响应模型时，是R和负载电容相连，想研究的是不同的阻值的R驱动不同容值的C_L的效果。类比过来的话，如果考虑的是当连通到V_DD时，电路中延时的时间，把C_int 和外部负载电容加在一起视为RC模型中的C_L 也算合理。但如果在反相器链延时以及复杂的电路中，想研究的是本级反相器驱动外部负载电容的能力，所以C_L用作外部负载会合理些，比如在模拟电路方法电路中就是这样的研究方法，研究输入输出电阻，不计算信号源的电阻作为输入电阻，计算输出电阻时不计算外部负载电容。

【参考文献】

​ [1] 数字集成电路—电路、系统与设计(第二版), Jan M.Rabaey Anantha Chandrakasan著, 周润德等译, 电子工业出版社

​ [2] EECS151