fpga与lvds

低压差分信号LVDS (Low Voltage Differential Signa1)是由ANSI／TIA／EIA-644—1995定义的用于高速数据传输的物理层接口标准。它具有超高速(1．4 Gb／s)、低功耗及低电磁辐射的特性， 是在铜介质上实现千兆位级高速通信的优选方案；可用于服务器、可堆垒集线器、无线基站、ATM 交换机及高分辨率显示等等，也可用于通用通信系统的设计。BLVDS (Bus LVDS)是LVDS技术在多点通信领域的扩展，要求附加总线仲裁设计、更大的驱动电流(10 mA)和更好的阻抗匹配设计。通常的LVDS电路设计使用各种专用芯片，如美国国家半导体公司的DS92LV16等。

LVDS技术是一种低摆幅的通用I／O标准，其低摆幅和低电流驱动输出实现了低噪声和低功耗，解决了物理层点对点传输的瓶颈问题，满足了数据高速传输的要求。降低供电电压减少了高密度集成电路的功耗，减少了芯片内部的散热，从而提高了芯片的集成度。LVDS具有数据率高、功耗低、端接匹配容易、可靠性高、成本低等优点。

LVDS的物理接口使用1．2 V偏置，约400 mV摆幅的信号，LVDS驱动器和接收器是电流驱动方式，不依赖于特定的供电电压，很容易迁移到低电压供电的系统中去，而且性能不变。图2是一个简单的单向LVDS接口连接图，每个点对点连接的差分对由一个驱动器、互连介质和一个接收器组成，驱动器和接收器主要完成，TTL信号和LVDS信号的互相转换；互连介质包括电缆、PCB上的差分线对和匹配阻抗。

LVDS驱动器由一个驱动差分线对的电流源组成，通常为3．5 mA。LVDS接收器具有很高的输入阻抗，驱动器输出的电流大部分都流过100欧姆的匹配电阻，并在接收器的输入端产生大约350 mV的电压。当驱动器翻转时，则改变流经电阻的电流方向，产生有效的逻辑‘1’和逻辑‘0’状态。LVDS接收器可以承受±1 V的电压变化，当存在系统噪声时，噪声以共模方式同时耦合到一对差分线上，并在接收器中相减，从而消除噪声。

 

在FPGA中的实现

Vitex II系列FPGA的IOB(I／O Block)单元完全符合LVDS的IEEE规范，从而简化了系统及板级间的设计。IOB内集成有电流源，不需要再外接，且有3．3 V和2．5 V两种固定电压工作模式及一种扩展工作模式，为实现LVDS接口提供了最方便、灵活的解决方案。扩展工作模式提供更大的驱动能力和电压摆幅(350～750 mV)，更适合长距离或电缆式的LVDS接口应用。

对于FPGA软件编程而言，LVDS使用方便、简单。在Xilinx的基本元件库中， 已为LVDS接口集成许多不同类型的元件，在应用中只要选择恰当的元件例化即可。基本元件IBUFGDS LVDS 用来例化输入时钟信号；IBUFDS LVDS 用来例化普通的输入信号；OBUFDS LVDS 用来例化普通的输出信号。元件名中的“*” 号是通配符，分别代表2．5 V模式、3．3 V模式或扩展模式。图3为其逻辑图。要注意的是，元件的输入、输出端是分正(I或O)、负(IB或OB)极性的，在引脚约束文件中只需定位正极引脚，

软件会自动为负极分配相邻IOB中的对应引脚。以2．5 V供电模式为例，VHDL

语言的例化语句如下：

一输入元件例化

U1： IBUFDS— LVDS一25 port map(I=> datin P，IB=>data in N，O=> data in)； 对于

LVDS的时钟信号，只要将基本元件名由IBUFDS—

LVDS 25改为IBUFGDS LVDS 25即可；

一输出元件例化

U2： OBUFDS

—

LVDS

一25 port map(I=>data—

out，0 = >data

—

out

—

P， OB： > data

—

out

— N)。