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PIPE Interface解析之SerDes/Original架构（专有）信号解析

SerDes架构专有信号

PHY的Input信号

RxWidth[1:0]

该信号用于控制接收数据的位宽，具体如下：
在这里插入图片描述

PHY的output信号

RxCLK

该信号用于RxData的时钟同步。

Original架构专有信号

PHY的Input信号

TxDataK[7:0]/[3:0]/[1:0]/[0:0]

TxDataK[7:0]用于64bit interface；TxDataK[3:0]用于32bit interface；TxDataK[1:0]用于16bit interface；TxDataK[0:0]用于8bit interface；该信号的一个bit对应数据的一个byte，1代表为这个byte为控制byte，0代表该byte为数据byte。
注：该信号在PCIe 8GT/s和16GT/s和32GT/s的时候不用。

TxStartBlock

该信号用于PCIe 8GT/s和16GT/s和32GT/s，表示MAC告诉PHY这是128b blcok开头的byte。

T

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