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CPLD/FPGA/Verilog_设计资料_高性能电路设计

电子领域，工程设计人员期望电路的面积最小化，不仅降低了成本而且提高了产品的便携性。通常要考虑三个方面的问题：

  1. 复杂的电路设计，采用并行的处理方式和流水线的结构以提高电路的速度，相反，电路的面积也会增大。
  2. 电路综合的时候，自动生成的代码到门级电路的转化，经验和水平会导致电路增大
  3. 设计工程师需要考虑低面积消耗、低功耗、高速等技术指标
  • 更新复杂系统的算法或者系统机构，减少电路的规模
  • 使用更高工艺的FPGA，减少芯片面积
  • 设计高性能的电路结构（资源共享、流水线、端口排序）

电路面积优化

实现目标功能的前提下，尽可能减少电路的规模、提高电路的速度和减少电路的功耗等三项主要屋里指标

代码编写优化


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