DSP芯片概述--7.24

1 DSP芯片特点：

     采用哈佛结构

     程序存储器和数据存储器分开，有独立的数据总线和程序总线，可独立编址和独立访问。

     采用多总线结构 

     可 同时进行取指令和多个数据存取操作， 使CPU在一个机器周期内可多次对程序空间和数据空间进行访问， 大大地提高了 DSP 的运行速 度

     采用流水线结构   

    在 单指令周期内完成数字信号处理中用得 最多的乘法 - 累加运算

     配有专用的硬件乘法-累加器

    具有特殊的寻址方式和指令

    支持并行指令操作

    硬件配置强，具有较强的接口功能

    支持多处理器结构

 

                                

表1-1  C55x与C54x的比较 

	C54x	C55x
MAC	1	2
累加器	2	4
读总线	2	3
写总线	1	2
程序提取	1	1
地址总线	4	6
程序字长	16 位	8/16/24/32/40/48 位
数据字长	16 位	16 位
辅助寄存器 ALU	2 （每个 16 位）	3 （每个 24 位）
ALU	1 （ 40 位）	1 （ 40 位）， 1 （ 16 位）
辅助寄存器	8	8
数据寄存器	0	4
存储器空间	分块的程序 / 数据	统一的空间

 

C55x的性能和优点    

特   征	优   点
一个32位´16指令缓冲队列	缓冲变长指令并完成有效的块重复操作
两个17位´17位的乘法累加器	在一个单周期执行双乘法累加操作
一个40位算术逻辑单元（ALU）	实现高精度算术和逻辑操作
一个40位桶形移位寄存器	能够将一个40位的计算结果最高向左移31位或向右移32位
一个16位算术逻辑单元（ALU）	对主ALU并行完成简单的算术操作
4个40位的累加器	保留计算结果，减少对存储单元的访问
12条独立总线，其中包括 3条读数据总线 2条写数据总线 5条数据地址总线 1条读程序总线 1条程序地址总线	为各种计算单元并行地提供将要处理的指令和操作数——利用C55x的并行机制的优点
用户可配置IDLE域	改进了低功耗电源管理的灵活性