数字硬件

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第4章数字硬件
第3章我们讨论了数字逻辑系统的理论基础。为了将这些原理应用到现实世界中，我们需
要研究怎样用电子电路构成数字网络。数字单元或数字系统的物理实现用术语表述则称之为
硬件。在日常的用法中，硬件指的是用来实际构成数字系统的电子单元，比如逻辑器件和电
路板等等。本章我们将开始研究将逻辑理论转化为可以工作的系统过程中所涉及的因素。
4.1 将电压作为逻辑变量
为了构造出可以实现逻辑运算的电子电路，我们必须首先找到一个可用来表示逻辑0和逻
辑1状态的电参数。电参数的两个很明显的选择为电压V或电流I，其中电压的单位为伏特(缩
写为v)，而电流的单位为安培(它可缩写成A或a m p)。你将回忆起这两者在基础物理学中是相
关的：电压引起电流流动。大多数数字逻辑芯片用两个不同的电压范围来定义逻辑0和逻辑1
的条件。
所有电子网络都需要一个电源才能工作。例如，一个膝上型计算机使用一个电池包以利
于灵活的使用。电源有各种形状和大小，但它们的功能都相同：它们为电路提供电能。在数
字电路中，电源通常建模成电压源，而电压源与电池是等效的，我们将用VD D来标识它的值。
VD D比较常用的值为5v和3 . 3v，但有些芯片设计成使用更小的电压值。当电池连接到电路时，
它可以为电路提供正常运算所需要的能量。这是通过强制电流流过电路来产生的。
我们通常采用原理图来描述电路。原理图使用图形符号来表示所有电子器件的类型及器
件如何连接构成电路。当然，它与用逻辑符号来产生的逻辑图在概念上是相同的。图4 - 1所
示的是一个简单的原理图。此图说明了值为VD D的电压源(图形符号)如何与数字电路(用方形来
表示)相连接。注意电压源的极性，例如，正符号“ +”和
负符号“-”的位置是很重要的。这是因为正端比负端具有
更高的电压。特别地，“+”端电压比“ -”端要高出VD D伏
特。
电路控制着电流的流动。图中从电源供给电路的电流标为
ID D，它的计量单位为安培。电源提供给电路的电能的数量
由下式计算：
P=ID DVD D ( 4 - 1 )
电能的单位为瓦特(W)，所以1瓦特等于每秒传输1焦耳能量。当能量被吸收时，芯片的温
度会因为焦耳散热的过程而升高。虽然芯片设计成可以耐高温，通常能在大约为6 5℃的情况
下工作，但过分发热可能会损坏器件，所以必须加以避免。风扇可用于使芯片周围的空气产
生循环并带走热能。这也就是使用较低的电源电压值的主要原因；如果我们保持电流值ID D不
变，降低VD D可使P的值变小。
图4-1 电源与数字电路的连接
数字电路
原理图这一名称源自于电路的设计图这种图形说明的是“原理”。
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我们研究的所有数字电路都需要电源。所以我们将在原理图中隐含电压源但又没有明显
地标出电压源的地方引进电源的简化图形。图4 - 2表示了上述论点。图4 - 2 a中表示，电源被连
接到电路的顶部和底部；图4 - 2 b所示的简化图形与之完全等效。在图4 - 2 b中，电源正端采用
标为VD D的导线来表示，而电源的负端用地线的符号来标识。在实际应用中，地线是电路中所
有电压的参考。由于电压只能存在于两点之间，所以地连接处的参考电压当作0v。
图4-2 电源电压的简化表示
4.1.1 逻辑层次
现在到了我们定义数字电路中逻辑0和1值的含义的时候。如果电压值为VD D的电源加到电
路中，那么数字网络内可能的电压范围值为[ 0 ,VD D]。这样，逻辑电平自然地定义成
逻辑0 → 0v
逻辑1 → VD D
就是分别表示逻辑0和逻辑1的理想电压。例如，若我们使用的电源电压值VD D= 5 v，那么根据
定义有：
逻辑0 → 0 v
逻辑1 → 5 v
这些定义与用于定义二进制字解码过程的概念是相同
的。
在实际应用中，没有必要如此精确地定义逻辑0和逻辑
1的电压电平。我们可以定义一个范围内的值来表示逻辑0
和逻辑1，如图4 - 3所示。用低电压表示逻辑0而用高电压表
示逻辑1的约定称为正逻辑。我们假定我们在所有讨论中
使用的都是正逻辑。与之相反的约定称为负逻辑，它用高
电压表示逻辑0而用低电压表示逻辑1的状态。负逻辑在某
些类型的高速电路中十分有用。
4.2 数字集成电路
现代数字系统是由被称为集成电路( I C )的器件构成的。这些现代技术的奇迹在通俗文献中
称为计算机芯片。它们采用随时间变化的电压来实现所有的逻辑操作，而随时间变化的电压
则对应于布尔变量的改变。
集成电路的外观看似一个带有小金属条或引脚的塑料或陶瓷封装，这些小金属条或引脚
为集成电路提供了所需要的电气连接。一种较为简单的封装称为双列直插封装( D I P )，如图4 -
数字电路数字电路
地为0V
a) 完整的电路b) 隐含的电源
图4-3 对应于逻辑0和逻辑1的
二进制值的电压范围
电压
逻辑1范围
无定义
逻辑0范围
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4 a所示；金属“脚”的数目与封装在内部的电路有关，引脚数可从8变化到4 0或更多。D I P封
装的侧视图和顶视图分别表示在图4 - 4 b和c中。D I P封装的管脚编号是相对于铸模在塑料外壳
顶部的参考记号进行的。
图4-4 集成电路的双列直插封装
集成电路可以装配在印制电路( P C )板上，其引脚根据印制电路板上金属线或“导线”
进行连接。图4 - 5 a表示的是一般的概念。印制电路板是至少在一面上带有金属线的绝缘
材料(比如环氧树脂)薄片。板上钻有孔眼来容纳I C的引脚。芯片可以插入板中，而I C的引
脚可以焊接到金属线上，如图4 - 5 b所示。电路的互连是通过印制电路板上按电路图要求
所铺设的金属线来实现的。图4 - 6表示I C的引脚通过铺设的金属线与板上的其他元件进行
连接。图中说明的情形是一种可能的结构中最简单的，即只在印制电路板的一面存在金
属互连铺设的情形。复杂网络通常要求使用多层板以提供多个用薄绝缘层相互隔离的互
连平面。
图4-5 DIP集成电路在PC板上的放置
若不除去一些封装材料，器件的核心是看不到的。器件的核心是封装在塑料内的一小片
硅片，如图4 - 7所示。硅片实际上就是集成电路，因为它提供了电子电路；而封装只是为了保
护硅片和方便I C的使用。硅片集成电路是个十分复杂的器件，它的构成过程是首先在硅中加
入硼和磷等元素，然后在硅片上面再加另外的一层材料，比如二氧化硅(石英玻璃)和金属等。
I C中每个新的单元和每一层都是通过采用一种称为光刻的工艺过程，以精确定义的形状和大
小来产生的。我们将在第7章更细致地讨论硅片集成电路制造工艺的各个方面。目前，我们只
把I C作为一个能够实现电子逻辑运算的硬件器件进行讨论。
第4章数字硬件77
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带有标号的封装
金属引脚
金属引脚
封装
金属引脚
黑色塑
料封装
参考标志
a) 全景图b) 侧视图c) 顶视图
印制电路板
印制电路板
封装
金属线焊接点
用了容纳I C引
脚的插孔
a) 全景图b) 端视图
对用户而言，数字集成电路可以看成是一种由制造商确定输入和输出的“黑箱”。已经有
文字描述的的集成电路种类有好几千种，而某一特定的器件的实际功能只有在我们参考了该
器件的数据表之后才能知道。数据表完全隐含了其名字的含义：数据表中包含了I C的信息，
以及用户感兴趣的重要参数等等。芯片是通过印在器件上面的器件号来识别的，人们可以根
据器件号从制造商提供的数据手册中找到所希望的数据表。特定器件可实现的功能通常用
由封装轮廓图内嵌入的等效逻辑图来表示，如图4 - 8所示。这些图称为引脚连线图，因为它们
定义了每个引脚如何与内部电路连接。在例子的图形中，图4 - 8 a表示的是一个6反相器芯片，
而图4 - 8 b表示的是一个四A N D门芯片。每个逻辑门与芯片的所有其它门是相互独立的。如果
提供了这些信息，电路板设计者就可根据逻辑图要求确定如何将集成电路连接在一起。
图4-8 DIP IC引脚引线图的例子
你可能会遇到的另一种封装为格形阵列引脚( P G A )封装。P G A封装的照片如图4 - 9所示。
其硅片位于封装的中心，而器件的电气连线是通过排列在有规则的方格形阵列上的金属引脚
实现的。许多大的微处理器芯片，比如图4 - 9中所示的Intel Pentium，采用的都是P G A封装。
集成度
集成电路工艺已发展到一个非常复杂的水平，它使得极其复杂的数字系统可以集成在一
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图4-6 印制电路板上的连线
接收
导线
封装的轮廓
(板的顶层)
图4-7 表示硅片集成电路DIP封装的剖面图
（连接到引脚的连线）
硅芯片
a) 六反相器芯片b) 四A N D门芯片
有时芯片带有称为house number的加密标志，它表示器件不会在数据手册中列出。这些器件是专用的器件，
通常不用于一般的设计中，并且这些器件很难识别。
VC C是电源电压的另一种可选的标识。
个边长只有2厘米或3厘米的一小片硅片上。集成度是一个度量芯片上逻辑门(或开关器件，比
如我们所知道的晶体管) 数目的一个指标。我们在下面列出了标准集成度。但是应注意到，两
个相邻集成度间的区别有时是随机的，没有严格的量度标准可用。
S S I
小规模集成( S S I )指的是集成电路只包含很少的逻辑门，比如前面出现的六反相器和四与
门例子。S S I集成度电路在由基本逻辑门构成的电路设计中是十分有用的，并且它可用作连接
多个复杂网络的粘合逻辑网络。S S I集成电路十分便宜并且都是现成的，使得应用它们来学习
数字逻辑和硬件的概念是个十分理想的途径。
M S I
中等规模集成( M S I )用于描述更为复杂的数字逻辑模块。它们通常是广泛应用于许多不同
系统中的专用电路。M S I集成电路的一个例子是实现两个二进制字相加的网络。加法器电路
(将在第8章中讨论)的每位运算需要逻辑门的数量级为1 0到5 0个逻辑门， M S I加法器电路可能
包含有几百( 1 02)个逻辑门。
L S I
用大规模集成度制造了电路可以相当复杂，它通常包含的逻辑门少则上千个逻辑门，多
则上十万个。L S I集成电路的例子是计算器芯片，电子控制单元和小的微处理器。
V L S I
这个首字母缩写词表示甚大规模集成( Very lange-scale integration)，它的集成度与L S I在
同一个级别。在此集成度上，我们通常采用开关器件(晶体管)的数目来代替逻辑门数目。典型
的V L S I电路含有几百万( 1 06)个晶体管，大约等于几十万个逻辑门。现代的1 6位和3 2位微处理
器都属于此集成度的芯片。例如，前面所示的Intel Pentium大约包含有3 3 0万个晶体管。目前
的设计使芯片上包含有多达一千～五千万个晶体管。
U L S I
超过V L S I的上面的一个级别通常称为超大规模集成。它指的是使用了大约1 0亿( 1 09)个晶
第4章数字硬件79
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图4-9 格形阵列引脚(PGA)集成电路封装
体管的系统。虽然目前还达不到真正的U L S I，但大多数研究人员相信在不远的将来可以实现
此目标。
此处列出的不同集成度相似于我们在本书中采用的数字逻辑设计的层次观点。在最低
(SSI) 集成度级别，我们处理的是逻辑门和简单函数，与第2章和第3章一样。M S I集成度级别
是接下来的一个级别。它由中等复杂的逻辑模块组成，比如将在第8章中介绍的那些逻辑器件。
最复杂的系统是由L S I和更高集成度的器件构成的。虽然用此方法可能构造出庞大的和功能强
大的系统，但所有网络都是以相同的基本电路集合为基础的。此概念在所有的集成度级别上
都是成立的。同样的论点对于一般的逻辑设计也是成立的。不管复杂度如何，所有的数字网
络都是用相同的基本运算来设计的。
既然我们理解了集成电路工艺所相关的基本概念，我们就可以研究第2章和第3章中讲述
的理论上了逻辑定律在实际中是如何用I C实现的。一旦我们理解了理论到实际的接口关系，
我们就可以更好地为设计实际可运转的系统作准备。
4.3 逻辑延迟时间
考虑图4 - 1 0 a所示的反相器；该反相器的输入A，输出为
--
A。假设在时间t = 0时输入的值从
A= 0变化到A= 1，如图4 - 1 b所示。理想的情形下，在相同的时刻输出将从A= 1变化到A= 0，如图
4 - 1 0 b所示。然而，在现实世界中，由于物理规律所隐含的限制，物理参数，比如电子开关网
络中的电压，是不能瞬时改变的。我们用电压来表示布尔变量A，所以须改变我们的观察点使
得理论和逻辑门中现实发生的情形相一致。在实验室中测出了波形(用变量作为时间的函数的
图形)与图中所描绘的波形将有很大的差别。特别地，输出响应将会延迟，因为信号改变需要
一段有限的时间。这就是所有物理逻辑门的特征，它是数字网络工作速度的一个基本的限制
因素。
我们来简要地讨论一些用于描述电子逻辑门属性的重要参数。
图4-10 理想的反相器响应
4.3.1 输出转换时间
首先考虑图4 - 11 a所示的电路，其中我们知道逻辑门是一个包含电源电压VD D和地的电路。
其输出电压Vo u t(t)随时间t改变而变化，它用于表示一个二进制变量。与之相联系是表示“ 0”
和“1”逻辑状态的预定义电压范围。在理想的电路中，它们分别对应于0v和VD D，但其实际
值由电路决定。
80 数字系统设计基础教程
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a) 逻辑门b) 理想的波形
t 秒
t 秒
假设输出电压Vo u t(t)的变化如图4 - 11 b所示，我们可以看到有两个重要的转换时间。输入电
压的变化速率使得我们可定义如下时间间隔。
• tL H，输出从低变化到高的时间，也称为上升时间， t r
• tH L，输出从高变化到低的时间，也称为下降时间， t f
图4-11 输出变换时间
为了方便，这些时间间隔不是在0 v到VD D之间测量的，而是表示在1 0 %和9 0 %电平之间所
需要的转换时间，如图所示。对于所示的输出波形，信号的变化范围为0v和VD D。这样我们
可以得出1 0 %电压为0 . 1VD D而9 0 %电压为0 . 9VD D。这些延迟时间说明了物理门需要一些时间来
改变其输出电压的电平。tL H和tH L都是由产生反相器运算的电路决定的，并且都会受到逻辑级
联链中下一级逻辑门影响。
逻辑门从逻辑0变换到逻辑1电压电平并且重新返回所需要的完全最小时间为：
tm i n= tL H+ tH L ( 4 - 2 )
它使得我们有足够时间使输出上升及下降到一个具有明确意义的值。最大的切换频率f m a x为：
(赫兹)Hz ( 4 - 3 )
它表示1秒钟内逻辑门可进行逻辑电压转换的最大数目。最小切换时间tm i n的值越小，逻辑门完
成输入值求值的速度就越快。很明显，高速数字逻辑电路取决于如何使tm i n尽可能的。这等效
于这么说，快速数字逻辑门可以十分快速地改变其输出电压。在现代设计中， tL H和tH L的数量
级为纳秒( n s )，其中1 n s = 1 0- 9s。
例4 - 1
考虑一个反相器，它测出的转换时间为
tL H=7.2ns 和tH L= 3 . 9 n s
最大信号频率给出为：
( 4 - 4 )
其中1M H z等于1 06(一百万)H z。
值得注意的复杂逻辑网络是由许多级联在逻辑链中的逻辑门构成的。此类系统的实际信
号频率是由信号经过级联链的总延时决定的，而不是由一个逻辑门延时确定的。
第4章数字硬件81
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逻辑门输出电压的实际范围与所用的电路种类有关。对于C M O S逻辑门从0 v到V D D这一特定的范围是有效
a) 逻辑门b) 输出从低变化到高及从高变化到低的时间
4.3.2 传输延时
虽然时间间隔tL H和tH L可以表征逻辑门输出波形上升沿和下降沿的特性。但追踪所有逻辑
门的这两个延迟时间十分麻烦。在逻辑设计层次级别，引进一个称为传输延迟的概念将使问
题简单化。传输延迟表示从逻辑门输入到输出的平均切换时间。传输延迟通常包括逻辑信号
“传输”经过一连串逻辑门所引起的物理延迟。
考虑图4 - 1 2所示的逻辑电压。其输入标为Vi n(t)，而输出为Vo u t(t)。应切记的是，输入和输
出电压值的范围是0v到VD D，但从布尔代数的意义上讲，实际只有一定的电压范围表示逻辑0
和逻辑1的状态。电子逻辑门应设计成可以对输入的电压进行反应，并希望在其输出端产生一
个合理的意义明确的低电平或高电平。图4 - 1 3中的波形表示了这一特征。注意，由于到目前
为止我们把前面逻辑电路的输出电压作为获得的输入电压，所以输入和输出的形状通常是相
同的。
图4-12 反相器的输入和输出电压图4-13 输入和输出的切换波形
从输入到输出的逻辑传输延迟可以用两个基本的时间间隔来定义。第一个为tP H L，它是
表示输出从高状态变换到低状态的传输延迟。正如我们从图4 - 1 3所看到的，它表示从输入
的5 0 %电压(当Vi n到达值为VD D/ 2时)到输出的5 0 %电压(当Vo u t下降到值为VD D/ 2时)的延迟时间。
类似地，我们用tP L H作为输出从低状态变换到高状态的传输延迟。传输延迟tP就是两者的简
单平均：
( 4 - 5 )
它可作为电子网络的逻辑延迟时间的合理估计值。有时我们也可以使用另一个可选的定
义：
tp= m a x (tP H L, tP L H) ( 4 - 6 )
也就是传输延迟tP取两者中较大值。
即使时序延迟是逻辑门电气自然的特征，但在我们的逻辑模型中将定时延迟包含在内也
是很重要的，它可以使得我们在设计和分析实际的网络时可以将其考虑在内。这可由图4 - 1 4
来表示，图中当描述逻辑变量A(t)时，我们将传输延迟作为一个特征包括进来。我们必须小心
地使用这种类型的结果。如果将A定义为一个布尔变量，那么根据定义它必须为0或1；它不能
取图4 - 1 4所隐含的中间值。只要我们牢记这类图形是用来包括门的物理效应，这将不是一个
问题。
82 数字系统设计基础教程
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图4-14 经过一个逻辑门的传输延迟的效应
4.3.3 扇入和扇出
电子逻辑门的切换时间取决于输出驱动的逻辑门的数目。逻辑门的扇出就是其输出端驱
动的逻辑门的数目，它与逻辑门在逻辑链中的用法有关。通常，增加扇出会降低经过门的逻
辑流速度。
扇出问题可通过图4 - 1 5所示的电路来理解。图中逻辑门的传输延迟tP由两个因子组成。第
一个因子是逻辑门本身固有的延迟。此延迟即使在逻辑门的输出不带任何附加门的情况下也
会表现出来的，称为“无负载”条件。在图4 - 1 5 a中，它被称作内部延迟tP 0，表示扇出为0的情
形。如图4 - 1 5 b所示，在逻辑门的输出连接一个反相器将产生一个电路，其中第一个门的扇出
为1，这种情况下，经过第一个门的延迟为：
tp 1=tp 0+1t p L ( 4 - 7 )
其中tp L是驱动负载(它是第二个反相器)所需的附加延迟时间。加入到电路中的所有负载都将增
加此延迟。例如，图4 - 1 6所示电路的扇出为4，所以求出它的传输延迟将约为：
tp 4=tp 0+4t p L ( 4 - 8 )
其中我们假设了每个门加入因子tp L到整个延迟中。通常，对于扇出N，其延迟约为：
tp N=tp 0+Nt p L ( 4 - 9 )
虽然有时采用大扇出网络将使逻辑设计更为容易，但物理层次级别的延迟通常限制了设计只
能用相对较小的扇出值。
图4-15 传输延迟的计算图4-16 扇出为4的传输延迟电路
例4 - 2
假设一个反相器的特征为：
第4章数字硬件83
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a) 逻辑门b) 逻辑门的延迟
a) 没有负载的情形(扇出= 0 ) b) 扇出= 1的情形
tp0= 1 n s和tp L= 0 . 2 5 n s
我们将传输延迟画成是扇出N的函数，如图4 - 1 7所示。图中外推的虚线说明传输延迟将随扇出
N以线性方式增加。这暗示着采用大扇出的设计将使延迟时间变得较长。
图4-17 传输延迟随扇出增多而增加
数字逻辑门的扇入指的是输入的数日。例如，反相器的扇入为1，N A N D 2的扇入为2，以
此类推。对于逻辑设计者，选择逻辑门的扇入是为了提供输入的数目。但是，在硬件层次级
别，扇入提供的是逻辑门本身内在速度的有关信息。一般而言，
传输延迟随扇入增多而增大。
它的含义为：例如， N O R 2门速度要比N O R 3门快。这是因为输入数目越大，所需要电子
电路就更为复杂，而逻辑门中所用的每个器件都可能潜在地降低其切换响应的速度。
4.3.4 扩展到其他逻辑门
上述的讨论说明了一个重要的论点。所有数字逻辑门都有一个特征：包含有一组固有延
迟时间。在我们的研究中，我们已经着重强调了传输延迟tP和输出的转换时间tH L和tL H。这些时
间间隔的实际数值取决于： ( 1 )逻辑门的本身和( 2 )它驱动的负载。在设计一个实际的逻辑网络
时，我们必须同时考虑逻辑信息(从布尔代数方面)和时序行为(从硬件角度)。
为了理解硬件的本质，我们将讨论从简单的反相器扩展到多输入的逻辑门。图4 - 1 8表示
84 数字系统设计基础教程
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图4-18 AND2逻辑门的传输延迟效应
的是一个输入为A(t)和B(t)的2-输入A N D门，输出标为f (t)。它们均在时序关系图中画出。对
于前三个输入组合A B= 0 0、1 0、0 1，输出保持为0。在第四个时间间隔， B= 1而A从0变换到1。
经过传输延迟tP后，输出f 得到响应，如图4 - 1 8所示。当两个输入都下降返回到A B= 0 0时，输
出又需要经过延时tP后才得到响应。
另一个例子为X O R 2门，表示在图4 - 1 9中。它的输入与A N D 2门相同，而产生的输出为
g(t)，如图4 - 1 9所示。由于X O R 2运算仅在只有一个输入为1时输出才为1，所以正如第二个时
间间隔所示的，当B= 0时而A从0切换到1时X O R 2将在输出端g也将A从0切换到1。对于第三组
输入A= 0及B= 1，g保持为1。在第四个时间间隔，当A从0变化到1时，经过一段传输延迟，输
出下降到0。
这两个简单例子说明了无论何时只要输出从0变化到1或从1变化到0，传输延迟都会出现，
而与引起切换行为中的输入组合无关。虽然对于基本设计来说基于传输延时的时序图已经足
以满足要求，但是我们应该牢记输出转换延迟tH L和tL H通常是不相等的。而且这两个值之间的
差别通常随扇入增加而增大。在设计关键数据路径时，输出波形的不对称是十分重要的。
图4-19 异或门的传输延迟
4.3.5 逻辑级联
级联逻辑链中多个门的传输延迟都会累加到经过逻辑链的逻辑信号的延迟中。这个重要
特征限制了逻辑方程到现实世界硬件的转化，因为时序关系对于实际系统硬件可能变得至关
重要。
我们来研究如何用我们讨论过了的简单方程来对经过联级链的逻辑延迟进行建模。图
4 - 2 0画出的是一个线性的反相器级联链。每个门相对应的延迟时间为td n。级联链的总延迟
可通过将各反相器的延迟相加进行估计，得到
td=td 1+td 2+ td 3+td 4 ( 4 - 1 0 )
它表示从左端进入级联链的信号A(t)和右端输出B(t)之间的总延迟，正如时序图中所示的一样。
前三个门的输出到相同的反相器，扇出为1，所以这些门的延迟为：
td n=tp0, NOT+tpL , N O T (n= 1 , 2 , 3 ) ( 4 - 11 )
第4章数字硬件85
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其中tp 0 , N O T为反相器逻辑门的内部延迟，而tp L , N O T表示由于驱动相同N O T门的输入而产生的延迟。
第四级的输出负载没有确定，所以我们将其延迟写作：
td 4=tp0 , N O T+tL ( 4 0 - 1 2 )
其中，t L为B点负载产生的延迟。所以通过级联链的总延迟表达式给出为
td= 4tp0 , N O T+ 3tpL , N O T+tL ( 4 - 1 3 )
值得注意的是，在此总延迟中，每个门的扇出都很重要。
图4-20 经过反相器级联链的信号延迟
为了理解上述分析的意义，考虑图4 - 2 1所示的修改后的级联链。图中第一级输出加入了
另外两个逻辑门，而第3级要驱动一个附加的负载。现在这些逻辑门新的延迟给出为：
td 1=tp0 ,N O T+ 3tpL ,N O T
td 3=tp0 ,N O T+2tpL ,N O T ( 4 - 1 4 )
所以在此情形下经过级联链的总延迟为
td’= 4tp0 ,N O T+ 6tpL ,N O T+tL ( 4 - 1 5 )
此式比td多出一个因子3tP L,N O T。此处重要的一点在于虽然A(t)和B(t)之间门的数目仍然相同，但
经过级联链的总延迟增加了。级联链速度降低的原因是由于增加的逻辑门1和逻辑门3负载使
得级联链的延时变长。
图4-21 增加了内部延迟的反相器级联链
虽然可以在逻辑设计中采用反相器级联链，但大多数逻辑链采用不同的逻辑门运算来进
行所需的运算。每一种逻辑门都有一系列特定的内部和负载特性，所以为了将这些区别考虑
在内，我们有必要对上述的分析结果进行修改。我们来讨论设计中只包含有N O T，N A N D 2，
86 数字系统设计基础教程
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和N O R 2逻辑门的情形。对于每个门，我们引进内部固有延迟tp n和驱动逻辑门的负载延迟tp L，
这些延迟特性归纳在图4 - 2 2中。经过N个逻辑门级联链的总延迟仍通过对单个门延迟进行求和
来得到，计算公式为：
( 4 - 1 6 )
图4-22 逻辑门延迟的基本构成
但是，现在每个门都必须用合适的数字来表征。
一个基本级联链的例子表示在图4 - 2 3 a中。图中输入到输出的总延迟给出的
td = td 1+td 2+ td 3
= (tp0 ,N O T+tp L , N O R) + (tp0 ,N O R+tp L , N O T) + (tp 0 ,N O T+tL) ( 4 . 1 7 )
其中，我们又一次在输出端引入了负载时间tL。第一项为N O T门的内部延迟加上N O R 2门的负
载延迟，而第二项是N O R门的内部延迟加上N O T门的负载延迟。第三项为除输出的负载延迟
时间之外加上又一个N O T门内部延迟。这个方法可扩展应用到更为复杂的电路图中，例如图
4 - 2 3 b所示情形的第一个门的扇出F O = 2。N A N D门的输入和O u t 1之间的延迟为：
td , O u t 1=td1+td3
= (tp0 ,N A N D+tp L,N O R+tp L,N O T) + (tp0 ,N O T +tL) ( 4 - 1 8 )
而N A N D门的输入和O u t 2之间的延迟为
td, O u t 2 = td1+td2
= (tp0 , N A N D+tp L, N O R+tp L, N O T) + (tp0 , N O R+tL) ( 4 - 1 9 )
两个逻辑路径都受到第一级两个扇出的影响。
图4-23 逻辑级联的信号延迟
第4章数字硬件87
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a) 反相器b) NOR2 c) NAND2
这个近似值假设每个逻辑门都有大致相同的驱动能力，所以在扇出项中采用的负载延迟是相同的。
a) 基本级联
输出
输入
b) 带有扇出的级联
4.4 基本电子电路
我们采用电子电路来构成计算系统，因为它们的切换速度要比机械装置快得多。
我们首先讨论图4 - 2 4中描述的沿着导线流动的电流概念。电流I是以A(安培)为单位进行测
量的，它表示通过图中所示导线参考截面的电荷流量。当我们用Q标识电荷时，电荷的测量单
位为C(库尔)，而电流就是经过某一参考面的电荷的时间变化率，它由导数给出为
( 4 - 2 0 )
此式定义1安培等于每秒流经参考截面电量为1库仑。
图4-24 流经导线的电流
在导线中，施加在导线两端的电压所形成电磁场，强制电子沿着导线流动形成电荷流。
电子带负电荷，电子的电荷值为Q= -q，其中q= 1 . 6 0 2×1 0- 1 9C[库仑]，是基本的电量单位。为了
使电荷如图4 - 2 4所示从右到左运动，左边的电压必须高于右边的电压。值得注意的是本书中
我们将采用常规的电流流向。考虑到电流定义的是正电荷流向的方向，所以电流的流动方向
正好与电子运动的方向相反。在此例中，电流I是从左向右流动的。
4.4.1 电阻
电流可以看成是由于电压差而引起的电荷运动。但是，当我们强制电流通过任何物质时，
物质内部的原子和分子结构都会产生“阻碍”电荷流动的自然趋势。由于电路的工作依赖于
电流流动，所以我们将此概念公式化，引进一个称为电阻的参数R，并为我们所用的电子元件
指定一个R值。
我们通常的遇到的问题表示在图4 - 2 5 a中。假设器件两端的电压为V，那么电流I 的值与
器件固有的特性有关。电阻的符号表示在图4 - 2 5 b中，图中电阻符号所暗示了“锯齿形的，粗
糙的”电流路径是电阻的一个很好的提示。我们将电阻定义为电压V和电流I的比率：
( 4 - 2 1 )
图4-25 电阻的特性
88 数字系统设计基础教程
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导线
参考截面
电子，电荷q
a) 通用的器件b) 电阻符号c) 电流与电压的关系
电阻的单位为欧姆，它用希腊字母欧米加W来表示。它定义为欧姆电阻在两端加上1v电压
时允许1安培电流流过器件。这也是欧姆定律的表述，欧姆定律通常写成
V=I R ( 4 - 2 2 )
也就是说加在电阻上的电压与电流成正比(反之亦然)，其中R为比例常数。根据电路理论，我
们通常写作：
( 4 - 2 3 )
由此我们画出电流I为V的函数，如图4 - 2 5 c所示。此时，数值( 1 /R)是直线的斜率。
上述方程说明电阻的行为十分简单。考虑电压V为已知的情形，此时R的值越小表示电流
的值越大(电阻没有严重地阻碍电流)，而R值越大表示电流将越小。
电阻功耗的单位为W (瓦特)，写成
( 4 - 2 4 )
其中在第二步中我们使用了欧姆定律的方程( 4 - 2 2 )。在集成电路设计中，这种类型的功耗会引
起发热并导致器件产生热不稳定甚至失效。说明这是一个折衷的问题，因为R值越小将使产生
的电流越大，但伴随着的功耗也将变大。
分析数字网络时我们常遇到的情形是按图4 - 2 6 a所示排列的两个电阻。这种情形称为串联，
我们将这种情形定义为串联是因为电阻R1和R2中有相同的电流流过。串联电阻增加了左右两边
的总电阻值，所以两个元件可建模成一个电阻，其值为：
R=R1+R2 ( 4 - 2 5 )
如图4 - 2 6 b所示。此式可扩展到任意数目串联电阻的情形。
图4-26 串联的电阻相加得到一个电阻
4.4.2 电容
电容是用于描述特定器件如何存贮电荷的参数。图4 - 2 7 a所示的平板电容器在物理学的研
究中是经常遇到的。这个器件由两块用绝缘层，比如玻璃，隔离的金属平板组成。如果按图4 -
2 7中所示将电压V施加于板上，那么+Q电荷将感应到顶层板上，而-Q电荷将感应到底层板上。
电容器的电路符号表示在图4 - 2 7 b中；这很容易牢记，因为电容器符号可看成是两块平板。
存贮在电容器中电荷Q的数量与施加电容器的电压V的关系用方程表示为：
Q= CV ( 4 - 2 6 )
其中C就是称为电容的比例常数。在图4 - 2 7 c所示的电荷-电压关系图中， C为直线的斜率。电
容的名字的来源是因为C表示的是器件的电荷存储“能力”。C值越大，对于给定电压，电容
器就可以存贮更大数量的电荷。电容的单位为F(法拉)，它表示为：
第4章数字硬件89
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a) 串联b) 等效值
( 4 - 2 7 )
它说明1法拉电容器在施加1 v电压时可存贮1库仑电荷。在微电子领域，实际的电容C的值
非常小，典型的数量级为1 0- 1 2F或更小。
图4-27 电容器的特性
将电荷移到或移出电容器平板需要建立一个电流。流向电容器正平板的电流可由方程
(4.20) 定义的电流关系式来计算。计算公式为：
( 4 - 2 8 )
其中根据定义我们用Q=C V来代替电荷Q。这个关系式说明，电流I正比于电压的时间变化率
(d v/d t)。此结果的一个重要推论是，电压V(t)不能瞬时(时间为零)改变。注意到瞬时变化将在
时间间隔d t≈△t→0的情况下发生，这只有当I也为无限大时才可能发生，而I为无限大的情形
是不可能的，所以我们就证实了上述推论。
图4 - 2 8 a表示两个电容器C1和C2以并行排列方式进行连接。定义为并联的原因是两个电容
器上都施加了相同的电压V。对于一个给定的V值，存贮在两个器件中的总电容为：
( 4 - 2 9 )
此式可使我们写出两个电容的等效值为
C= C1+C2 ( 4 - 3 0 )
此公式可扩展到以并行连接的任意数目电容器的情形
图4-28 并行电容的值相加图4-29 一个RC电路
90 数字系统设计基础教程
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a )构造b) 电路符号c) 电量与电压的关系
顶层平板
低层平板
斜率=C
a) 并行连接b) 等效值
4.4.3 RC电路
数字开关网络通常可以用图4 - 2 9所示的串联R C电路进行建模。这个简单的网络由一个输
入电压源、一个电阻和一个电容器组成，其中输入电压源的正极接到电阻R的一端；电阻的另
一端接到电容器C上面，而电容器通过地线连接回到电压源。由于这三个器件是串联的，所以
流过它们的电流都相同。但是，如图4 - 2 9所示，电路中存在三个不同的电压。这三个不同电
压分别是输入电压Vi n，电阻电压VR，和电容器电压VC。从电路左手边的地线开始以顺时针方
向跟踪电路，我们可以看到由于电压源的存在，使得电压升高了Vi n [从负(－)到正( + ) ]。继续
沿着电路往前，我们看到紧跟着的电阻的两端电压下降了VR [从正(＋)到负(－) ]，而另一个电
容器两端的电压下降了VC。这些电压之间的关系由卡切夫( K i n c h h o ff )电压定律( K V L )来确定，
该定律说明环绕一个闭环电路，
电压上升的总和= 电压下降的总和
用数字方式，我们可以将它写成
Vi n=VR+VC ( 4 - 3 1 )
上式表示电阻电压和电容器电压随输入电压Vi n的改变而改变。
我们来讨论这个电路的行为。假设输入电压在时刻t1从0v变化到一个高电压VH，然后在时
刻t2又返回0v，如图4 - 3 0中的上一个波形所示；这是一个逻辑脉冲的电压等效。在初始状态，
所有的电压均为0。特别地，电容器上没有电荷，所以VC在开始时为0v。
当Vi n变化到高电压VH时，电流开始从电压源的顶端(＋端)流向电容器的顶端。此电流给出为：
( 4 - 3 2 )
所以此电流“对电容器充电”，而电容器的电荷随时间增长而增加。由于电容电压给出为：
( 4 - 3 3 )
所以VC也随时间增长而增大，如图4 - 3 0下方的波形所示。最后，电容电压达到一个值VC = VH，
第4章数字硬件91
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图4-30 RC电路的电压波形
此时电流就消失了。当输入电压在t2时刻从VH变化到0v时，情况正好相反。现在电容器上的电
荷经过电阻和电压源然后流到地，而电容器的电压VC最终衰减到0v。
首先我们对充电过程进行更为详细的讨论。电容器电压从0 v变化到VH的时间延迟是由于
电路中存在的电阻R阻碍了电流的流动。一旦开始有电流，电阻两端的电压将会增加，因为：
VR=IR ( 4 - 3 4 )
其中，根据K V L有：
VR=Vi n-VC ( 4 - 3 5 )
这就自动地限制了电流的强度和电荷的传输率，因为通过组合两个方程，我们可写出：
( 4 - 3 6 )
我们从这个分析中可以得到的一个重要经验是电阻总是减缓电子网络中的充电电流的速度。
由于在现实世界中电阻是无法消除的，所以理解延迟的本质十分重要。
对两个过程中的串行R C电路的数学分析都会得到电容器电压的简单结果。当电容器充电
时，根据公式
( 4 . 3 7 )
电容器的电压将增加。这个关系式称为指数关系。在此方程中， e = 2 . 7 1 8 2 8 . . .是微积分学中经
常遇到的“欧拉e”，而希腊字母t( t a u )称为时间常数，它用下式：
秒( 4 . 3 8 )
来计算。注意时间常数的单位为秒。其含义可以从V c(t)的图中看出： t表示电容电压从0变化
到高值的延迟，此高值选在t1后面t秒时刻。数学上，该时刻的电压为：
( 4 - 3 9 )
该值通常大约为( 2 / 3 )VH，这很容易记住。
t值越小表示电压变化越快，而t值较大则用于描述一个缓慢的变化。电容器放电的过程
可用相似方式进行描述。电容器电压用指数关系给出为：
t t2 ( 4 - 4 0 )
所以t的值也描述的是电容器电压从高值VH 到变化到低值
( 4 - 4 1 )
的延迟时间。当手边没有计算器时，上式常常简单地约等于(1/3) VH。
例4 - 3
考虑一个如图4 - 3 1 a所示R C电路，它的值为R = 1 0 0 0WC = 1 0- 1 2F。该电路的时间常数给出为：
92 数字系统设计基础教程
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这句话的例外是超导材料。在温度降到非常低的时候超导材料表现为零电阻。现代的陶瓷超导材料必须冷
却到大约8 0 - 9 0 K时这种现象才会出现。
( 4 - 4 2 )
由于1 n s = 1 0- 9 s，故时间常数等于1纳秒( n s )。如果我们给出电压源的值为VH = 5 v，那么电
容器电压从VC=0 v到VC =(0.632)(5)=3.16 v的低到高的变化需要花费的时间t=t= 1 n s。类似地，
如果电容器电压的初始时为VC = 5 v，那么电容器电压从高到低的变化将需要时间t=t= 1 n s使得
电压下降到电压值VC =(0.368)(5)=1.84 v。现在我们接下来假设使用同样的电路，但把电阻值
降低为R= 5 0 0W以及C = 5×1 0- 1 3 F，如图4 - 3 1 b所示。那么时间常数减少为：
( 4 - 4 3 )
该值的大小为第一个电路的1 / 4。其含义是电容器电压的变化可以比第一个电路快四倍。两个
电路响应的区别从图4 - 3 1 c中可以看出。注意如果保持R = 1000 但将电容减少为C＝2 . 5×1 0- 1 3F
也可以得到相同的结果。
图4-31 RC电路的例子
4.4.4 RC电路在数字电路上的应用
电子网络是计算系统的构成模块。当我们用变化的电压V(t)来表示布尔变量时，我们必须
允许有足够的时间使电压稳定到低值“ 0”或高值“1”。所有数字电子网络的切换时间都是由
网络中的电阻和电容决定的。在物理的世界中，消除电阻或电容都是不可能的。寄生成分是
第4章数字硬件93
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a) 原始电路b) 修改后的电路
c )输出响应的比较
(a)细线
(a)细线
(b)粗线
电路不希望存在的电阻和电容总和，它们无法消除并且会降低网络响应的速度。
由于数字逻辑门的开关速度依赖于电路中的寄生成分，所以大部分设计的努力都将直接
用于减少它们的值。在硬件设计的所有级别上，从集成电路一直到整个系统，减少寄生成分
都是很重要的。
4.5 传输线
当我们分析电压沿着导线传输的物理性质时，就遇到另一种逻辑延迟。考虑图4 - 3 2所示
的情形，图中发射器电路产生一个输出电压脉冲VT(t)。它通过一根称为传输线的导线被发送
到接收机单元，并最终在接收机单元得到电压VR(t)。理想情况下，发射器和接收器之间应没
有任何时间延迟，发射脉冲产生的同时接收器将检测到该脉冲。但是，这违背了不能将能量
瞬时地从一点传输到另一点这一物理定律。
图4-32 连接两个数字单元的传输线
该电路中延迟的产生是因为能量是作为具有一定速度vw的电磁波前沿着传输线发送出去
的。考虑图4 - 3 3所示的闭环导线对。两根导线间存在电压是因为两者的电位存在差别，而且
当波前沿着导线移动时电磁能量就存贮在能量波前中。在这个设计级别上，我们看到电磁能
量仅仅是一个沿着导线导向的电磁波。波前的速度给出为：
( 4 - 4 4 )
其中c≈3×1 0 1 0 c m / s是光在真空中的速度，而n≥1是计算两根导线间绝缘区域的能量存
贮性能的因子。n的值与线的几何形状有关。图4 - 3 4表示的是同轴电缆的横截面视图，同轴
电缆应用在数据传输率极高的场合。在此类传输线中，信号是由电缆中心的导线传播的。导
线周围用绝缘塑料包围着，而绝缘塑料外用编织金属层加以包围，编织金属层连接到地以屏
蔽电磁干扰。
图4-33 “对绞”传输线图4-34 同轴电缆的构造
现在我们回到信号延迟问题上来。如果我们分别对发射器电压VT(t)和接收器电压VR(t) 进
行测量，我们可以得到类似于图4 - 3 5所示的图形。图中所示的总延迟为td，它由两个不同的因
子组成。第一个因子是由于信号沿导线传输的速度限制而产生的传输线信号延迟t s。当长度为
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发射器传输线接收器
导线绝缘层
在光学中， n称为折射系数。
屏蔽导线
信号导线
绝缘层
x的导线上传播的波前速度为v w时，此传输延时为：
( 4 - 4 5 )
虽然此延时通常非常小，但在用长导线连接各单元形成的系统中该值是很重要的。
延时td另一个因子的产生是因为传输线末端的电压通常需要一个很小的时间来“建立”到
最终值。这是由于我们所知的不匹配问题引起的。无论在何处，接收器都不能在某一时刻吸
收所有能量，所以发射器将部分能量反射回发射器。发射器接着又把部分能量重新发送到接
收器，如此往复。这样就会出现少量能量在发射器和接收器之间“反弹”的情形，使得总信
号的发射产生延迟。这就是称为“振铃”现象的一个例子，其中物理参数，比如电压，将随
时间变化而产生振荡。你可能已经在采用导线天线的电视接收机上看到其影响：有时，一个
屏幕上会多个出现图象(称为重影)；这些图象就是由于反射产生的。虽然这类问题的细节超出
了本书讨论范围，但是设计逻辑单元间的连线时记住传输延迟效应是很重要的。
图4-35 传输线的延迟效应
4.5.1 串扰
在数据传输中出现的另一个问题称为串扰。当一根导线上的部分信号能量传输到相邻导
线上时就出现了串扰的情形。
图4 - 3 6说明了问题的来源。当两个导体相互接近时，电容总是存在的。在两根互连线如
同印制电路板上的连线情形时将会引入耦合电容CC，使两根互连导线通过电场的相互作用而
产生耦合。若一根导线上的电压为V1，而另一根导线上的电压为V2，那么耦合电容两端的电压
为(V1－V2)。如果其中一个电压随时间改变，那么电耦合将会引起了另一根导线上电压的改变。
耦合强度随耦合电容CC的值增大而增大。反过来，耦合电容又与两根导线间隔离的距离大小
有关，如图4 - 3 7所示。距离接近的导线d值较小，使得CC值较大，而CC变大接下来又增加了耦
合的强度。
串扰可能会引起硬件的逻辑错误。这可以通过图4 - 3 8 a所示的情形来说明。图中连接到反
相器的输入线的电压值Vi n= 0v。假设一根相邻导线上有一个电压脉冲沿线传输。耦合电容CC就
会使得能量在两根线间传输并导致输入电压出现尖峰信号，如图4 - 3 8 b所示。如果输入电压的
改变太大，它可能引起反相器翻转，使输出产生错误。
第4章数字硬件95
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图4-36 两根距离很近的导线之间的耦合图4-37 耦合电容是导线隔离距离d的函数
图4-38 由串扰产生的信号传输
由于耦合电容随导线间隔离的距离减少而增加，所以高密度的互连网络会产生串扰问题。
串扰问题不仅仅限制于印制电路板，所有的硬件级别都会出现，包括单元间连线以及芯片本
身的宏导线。
4.5.2 电磁干扰
一个类似于串扰的问题是电磁干扰( E M I )。E M I的产生是因为所有的电子系统都以电场和
磁场形式发射能量。例如，电动马达和汽油内燃机火花塞都会发射大量的杂散电场。当这种
辐射被电路“拾起”时就会出现E M I问题，从而导致电压电平的改变。
图4 - 3 9说明了电磁干扰问题。图中从源发射出的电磁场能量被电路的连线检测到，电路
连线的作用可以看成是一个基本天线。这就会在电路的连线上引入了一个随机的电压波动，
而电压波动进一步就会在逻辑门的输入产生虚假脉冲。此类干扰在噪声(在电磁的意义上)环境
中特别麻烦，比如在使用大电流电动马达的工厂。但是，即使是汽车和时钟发射出的杂散电
磁场也可能产生E M I问题。由于我们设计出来的数字硬件通常需要工作在对E M I强度不加控制
的场合，所以大量系统设计都致力于屏蔽掉
这些不希望的能量。屏蔽电路最基本的方法
就是将电路包围在接地的金属罩内。E M I问题
通常也可以采用其他方法来实现，比如印制
板的策略性布局以及采用特殊的电路。
与E M I问题相反的是辐射问题。辐射问
题是由于电路中电流的改变导致电磁能量从
网络中转移到它周围的空间而产生的。换句
话说，电路本身的作用就与天线一样，它可
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金属导线
线电压V1
线电压V2
耦合电容
CC
耦合大
距离小
电压脉冲
相邻导线
能量传输
电压变化
a) 物理的建立b) 输入电压
EMI发射源
作用类似于
天线的导线
图4-39 EMI噪声问题
导致其他电子器件出现问题。与屏蔽可以保护电路使电路免受外界影响一样，屏蔽也有
助于减少辐射的能量。辐射问题十分重要，所以政府对器件允许发射的辐射数量作出了
限制。
4.6 逻辑种类
电子学为构造数字逻辑电路提供了几种不同的技术和设计方法。数字逻辑的构造首先是
从简单的逻辑门开始的，比如N O T门和N A N D门。而简单逻辑门是由用作电子开关的晶体管
构成的。一旦产生了基本逻辑门，我们就可以用同样的方法来构造出其它有用的逻辑门。用
相同的基本电路设计产生的逻辑门称为一个逻辑种类。属于某一特定逻辑种类的逻辑门参数
是类似的，比如电源值、输出电压电平、传输延迟时间以及其它特征。这种特征的相似性使
我们构造大系统的接口十分容易。
在本节中，我们将对经常用于构造数字系统是逻辑种类进行简要的描述。
4.6.1 CMOS
C M O S是一个首字缩写，它代表互补金属氧化物半导体(Complementary Metal Oxide
S e m i c o n d u c t o r )。C M O S是一种可以用于设计极高密度集成电路的技术，它构成了现代芯片设
计的基础。在C M O S中用于产生开关电路的晶体管称为M O S F E T ( M O S场效应晶体管， M O S
F i e l d - E ffect Tr a n s i s t o r )。M O S F E T可制造成非常小：典型器件的尺寸小于0 . 3mm×1mm 。由
于这种晶体管十分微小，所以在边长为1或2 c m的硅片“芯片”上可制造几百万个不同的器件。
这使得复杂的数字网络，比如微计算机，可以集成到价格便宜的部件中。
由于C M O S在现代数字系统设计中的重要性，本书从第6章开始，将对C M O S进行详细的
讨论。现在我们仅仅对它的一些特性作一个归纳。
电源
C M O S集成电路通常使用的电源电压值VD D= 5伏特。但是，有些C M O S芯片可在一定范围
值(典型值为5 v到1 5 v )上工作，而更为先进的设计采用的是3 . 3 v或更低电源进行供电。电源电
压较小对于减少功耗和由功耗引起的散热都是十分有利的。另外，它使得使用电池工作的系
统更加成为现实。
逻辑电平
C M O S的一个优点就是它的输出逻辑电压的范围是从0 v直到电源电压VD D。这就为逻辑0和
逻辑1状态提供了理想的电压电平。
传输延迟
如果从集成电路内部测量，经过一个简单反相器( N O T )电路的传输延迟tP的数量级约为
0 . 1 n s或更小。较复杂的逻辑网络的传输延迟是几纳秒。
4.6.2 TTL集成电路
T T L ( Tr a n s i s t o r- Transistor Logic)是另一个通用的逻辑门种类。在微计算机的早期， T T L芯
片几乎专门用于实现“粘合逻辑”，使计算机中的各种各样的芯片可相互通讯。
第4章数字硬件97
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1 (mm读作“1 micrometer”或“1 micron”， 其中1 (mm = 10 - 6m。在集成电路的设计中微米是基本的测量单位。
T T L采用的晶体管类型与C M O S芯片中所用的晶体管类型不同。这些称为双极晶体管的
器件可用于设计速度极快的开关网络。但是，双极晶体管的体积比M O S F E T大得多，它们的
相互连接更为困难，并且双极电路存在极其严重的散热问题。由于这些原因，它们通常不能
作为高密度芯片设计的首选。然而，双极逻辑电路和TTL IC在许许多多的应用中仍然十分重
要，因为T T L芯片工作可靠，价格低廉并且易于使用。
电源
T T L集成电路设计成只使用5 v电源电压。如果使用不同的电源电压值，电路可能不能正
常工作甚至损坏。
逻辑电平
即使T T L电路使用的电源电压为VD D= 5 v，从典型的逻辑门测量出的输出电平也不能达到这
个值。典型的情形下，输出电压的最低值为V≈0 . 3 v，而输出电压的最高值为V≈3.6 v。T T L
逻辑摆幅的减小是由双极晶体管的电特征引起的。通常情况下，如果设计中全部使用T T L电
路，这种逻辑电压范围的减少不是个问题。
传输延迟
双极晶体管的开关速度非常快。从电路的封装外进行测量， T T L集成电路的传输延迟的
数量级通常为几个纳秒。
4.6.3 发射极耦合逻辑
E C L（发射极耦合逻辑）是另一个逻辑种类，它使用的是双极性结型晶体管。作为所有
硅片逻辑电路中速度最快的逻辑种类， E C L已经用于构造大型主机许多年。E C L电路需要耗
散相对大量的热量，所以在许多计算机系统中已被C M O S电路所代替。虽然如此， E C L在高
速数字网络应用中仍然十分普及，比如用于光纤网络和其他通信系统中的E C L电路。另一个
最近的例子是：9 0 0 M H z的通信设备十分流行。
电源
E C L集成电路采用的是负逻辑，它用电源提供一个地和一个称为VE E的负电压。典型的值
为VE E = -5.2v 。由于这个原因，使得E C L逻辑门中使用负逻辑更为自然。
逻辑电平
E C L通过多种方法来获得它的高速度，其中一种方法是采用小摆幅的电压。其逻辑0和逻
辑1电压差的数量级为0.2 v，所以两个电平之间切换所需的时间非常短。
传输延迟
双极晶体管的开关速度非常快， E C L电路典型传输延迟数量级为tP = 5 0皮秒( 0 . 0 5纳秒)或
更小。与使用小摆幅电压相结合， E C L所允许的信号开关频率可以非常快。
功耗
E C L集成电路的一个问题就是耗能很大，它因此产生了大量热量。较早的大型主机不得
不放置在空调室内使系统的温度得以降低。
我们通常可以使用任何逻辑种类来实现逻辑设计，虽然一些方程需要进行修改以支持选
定的逻辑种类。在实际中，采用的逻辑种类是在设计开始前选定的，这样确保硬件的兼容性。
98 数字系统设计基础教程
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双极的意思是“两个极性”。采用此术语是因为双极晶体管用正电荷和负电荷来产生开关型的动作。
4.7 硬件设计者
为了构造出可以按预期工作的数字系统，硬件方面的考虑事项是至关重要的。基本的信
号延迟来源于逻辑设计的硬件方面，它确定了所有物理网络工作速度的基本限制。逻辑和硬
件设计环环相扣；任何人如果不考虑诸如传输延时和互连布线等问题都不能完成复杂逻辑网
络的设计。这些都可能限制特定算法或逻辑设计方法的使用。实际上，在验证实际可以工作
的系统之前，系统设计都是不完全的。
硬件设计者应该与逻辑设计者密切合作以构造出可以工作的网络。在实践中两者之间的
区别是很模糊的，具有扎实基础的工程师可能可以同时完成设计和物理实现这两项工作。
4.8 问题
1. 考虑一块集成电路，它使用的电源电压为VD D= 5 v。所测出的平均电源电流为1 2 5 m A，
其中1 m A ( 1毫安)等于1 0- 3A。计算出提供给此电路的电能P。
2. 一块集成电路工作的电源电压为5伏特并耗费1 0瓦特能量，用安培为单位表示的电流的
值是多少？
3. 计算出下列每种情形下的未知数。
(a) I=210 mA，V= 5 v，P= ?
(b) V= 3 . 1 v，I= 1 . 4 A， P= ?
(c) P= 1 5 W，V=2.6 v，I= ?
4. 一个反相器设计成tH L=0.5ns 和tL H= 1 . 0 n s。其输入电压Vi n的波形如紧跟着的图所示，并
且已知输出电压的范围是从Vo u t= 0 v到Vo u t= 5 v。
a) 画出Vo u t(t)的波形图。
b) 此电路最大的切换频率是多少？画出此频率下输出电压Vo u t大致形状的波形草图。
c) 假设用两倍于最大频率的输入来驱动，画出此情形下输出电压大致形状的波形草图。
并解释逻辑门不能正常工作的原因。
5. 考虑图示N O T门的级联。如果tp0 , N O T=0.5ns, tpL , N O T= 0 . 5 n s，计算从左端到右端的延迟。
6. 对于下面所示的N O T门级联，计算输入信号X(t)和输出之间的延迟。采用tp0, N O T= 0 . 5 n s和
tp L , N O T= 0 . 4 n s，并假设输出结点连接到两个反相器的输入。
第4章数字硬件99
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输出
7. 若tp0 , N O T=0.5ns, tpL , N O T= 0 . 5 n s，tp0 , N O R=0.75ns, tp L , N O R= 0 . 9 n s，计算从输入到输出的延迟。假
设输出驱动一个反相器的输入。
8. 一个反相器的特征为传输延迟tp0= 1 n s和tp L= 0 . 2 5 n s。假设六个反相器以线性链的方式相
连接。求出从输入到输出的总延迟时间t d。
9. 通过5 0 0W电阻的电流测出为2 5 m A。求出器件两端的电压。
10. 考虑一个1 5 0 0W的电阻。电阻两端的电压己知为0 . 8 6 V。求出通过器件的电流。
11. 使用下列参数
tp0 ,N O T=0.5ns, tp L,N O T= 0 . 4 n s，tp0 ,N O R=0.75ns, tp L,N O R= 0 . 9 n s，tp0 ,N A N D=0.85ns, tp L,N A N D= 0 . 9 5 n s
计算输入信号a(t)和输出f (t)之间的延迟。假设输出驱动一个反相器的输入。
12. 一个1 2 0 0W电阻两端的电压为0 . 3 5 V。此器件耗散的功率是多少？
13. 考虑下列串联的电阻。计算所列出的结点间的总电阻。
(a) x和z
(b) y和w
(c) x和w
14. 1200W电阻两端的电压给出为
其中t= 4 n s。求出下列时刻对应的以毫安为单位表示的电阻电流值I。然后画出电流I(t)作
为时间函数的波形图。
(a) t= 2 n s
(b) t= 4 n s
(c) t= 6 n s
15. 一个电容的值为C＝1 0mF (微法，1mF＝1 0- 6 F )，它两端的电压为2伏特。计算每个平板
上以库仑为单位表示的电荷数量。
16. 考虑一个1 0 0 f F的电容器； 1毫微微法( f F )等于1 0 - 1 5法拉。已知电荷的值为Q＝
2 . 8 n C ( 1 n C = 1 0- 9C )。电容两端的电压是多少？
17. 如图所示的电容器电路中，两个节点x和y之间的总电容是多少？
100 数字系统设计基础教程
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输出
18. 参考微积分学的书籍并回答下列问题： e的含义是什么？提示：对于微积分学的主要
运算，考虑变量x的函数
f (x) = e x
19. 考虑下列R C网络。它的时间常数t是多少？
20. 在R C电路中的电容器的值为C = 2 0 p F。此电路的时间常数给出为t= 1 4 n s .求出以欧姆为
单位的电阻R的值。
21. 在R C电路中电阻的值为2 4 0W。若可接受的最大的时间常数为t= 3 n s，可连接到电路中
的最大的电容值是多少？
22. 电容器的值为C = 1 4 0 p F，它两端的电值由函数给出为
Vc(t) = - 4e-t/tv
其中时间常数给出为t= 2 n s。在时刻t= 3 n s时电容器中存储的电荷数是多少？
23. 一个R C网络由阻值为R = 1 2 0 0W的电阻和容值为C= 4 . 7 p F的电容器构成，其中1皮法等
于1 0- 1 2F。
(a) 计算该电路以纳秒为单位的时间常数。
(b) 假设施加于电路的电压脉冲从0 v变换到3 v，当t =W时电容器电压VC的值是多少？
(c) 现在考虑的情形为电容器电压值为3 v，然后施加到电容器的电压下降到0 v。在此情形
下VC的值是多少？
24. 下面所示电路的时间常数为t= 2 . 5 5 n s。电容器的值C等于多少？
25. RC电路中的电阻值为R = 1 5 0 0W。当电路在t= 0时电容值为C的电容器初始的电压值为
VC= 5 v，此时施加到电路上的电压变换到0伏特。电容器上的电压根据下列方程衰减
第4章数字硬件101
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其中t为时间常数。若t= 2 n s时VC= 2 v，求出电容C的值。
26. 检查录相机( V C R )的输出插座，视频输入/输出所用的是哪一种电缆？
27. 一根长度为4米的传输线引起的信号延迟为2 3 n s，该传输线上信号的速度是多少？
28. 计算机网络中一根传输线引入的信号延迟为1 . 2 5 n s。信号波前速度具有方程( 4 . 4 4 )的特
征，其中n = 1 . 7。求出以厘米为单位的传输线的长度。
29. 连接大型计算机两部分的传输线的长度为1 6 2 c m。信号发射的波前速度由方程( 4 . 4 4 )
给出，其中n = 1 . 6 5。由此传输线引起的信号延迟时间是多少？
30. 一位销售人员告诉你，你的计算机输出和辅助(外部的) C D播放机的输入之间没有信号
延迟。这种说法与基本物理定律有什么冲突？提示：看看你的现代物理学书籍。
31. 一根传输线有效的信号波前速度的特征为
计算出信号在长度为3 0 c m传输线上端到端传输所需要的时间，以皮秒为单位。
32. 两根互连导线相互隔离的距离为d = 4 c m。如果两者的距离减少为
( a ) . 3 m m
( b ) . 1 m m
藕合电容的值将增大为多少？
33. 任何设备的电压和电流值随时间改变时都会发射电磁辐射。你能列出在你公寓住宅或
宿舍房间中的五种电磁干扰( E M I )的发射源吗？
附录4 A
这个补充部分是用于推导R C电路的电容器电压。我们首先从推导电流表达式开始，电流
给出为
( 4 - 4 6 )
由于电流流经电容器，所以电流也可给出为
( 4 - 4 7 )
以上两个值是相等的，我们得到
( 4 - 4 8 )
将上式重新排列得到VC(t)另一个不同的方程
( 4 - 4 9 )
定义时间常数为
( 4 - 5 0 )
102 数字系统设计基础教程
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可得到形式
( 4 - 5 1 )
在此方程中，作为驱动项的输入电压Vi n(t)随时间而改变并导致电容器电压的改变。
通常，VC的结果由称为同质项和特别项这两个重叠的项构成。同质项可通过解没有驱动
源的方程得到
( 4 - 5 2 )
其结果为
( 4 - 5 3 )
其中A为待确定的常数。为了求得特别项，我们必须确定驱动项的值。我们假设在Vi n= 0 v
时电路有一个放电的过程。在此情形下，特别项满足与特别项相同的方程，故此现在电容器
的电压为
( 4 - 5 4 )
为了求出A的值，我们必须使用VC的初始条件。对于一个放电过程，这表示VC( 0 ) =VD D。为
了确保我们的结果在t= 0时满足此值，我们写出
( 4 - 5 5 )
其中最后一行是通过注意到e 0 = 1得到的。这样就有，A＝VD D以及
( 4 - 5 6 )
与我们在讨论中看到的一样。
电容器充电的方程
( 4 - 5 7 )
可通过同样的方法得到，除了Vi n＝VD D用于特别项方程这一点除外。解方程
( 4 - 5 8 )
可以得到特别项为
( 4 - 5 9 )
将它与同质方程进行组合得到
( 4 - 6 0 )
第4章数字硬件103
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其中我们将常数标识为B。在放电过程的情形下，初始条件为VC( 0 ) = 0 v，所以
( 4 - 6 1 )
表示B＝-VD D。此式以另外一种形式给出了我们希望得到的形式。
104 数字系统设计基础教程
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