SPI中的极性CPOL和相位CPHA是什么以及如何设置

【背景】

最近在看关于Silicon Labs的C8051F347的某个驱动中，关于SPI部分初始化的代码，看到其对于SPI的设置为CPOL=1，CPHA=0，对于CPOL及CPHA的含义不了解，想要搞懂，这两个参数到底是什么意思，以及为何要这么设置。所以才去找了SPI的极性和相位的相关资料，整理如下。

【SPI基础知识简介】

设备与设备之间通过某种硬件接口通讯，目前存在很多种接口，SPI接口是其中的一种。

SPI中分Master主设备和Slave从设备，数据发送都是由Master控制。

一个master可以接一个或多个slave。

常见用法是一个Master接一个slave，只需要4根线：

SCLK：Serial Clock，（串行）时钟

MISO：Master In Slave Out，主设备输入，从设备输出

MOSI：Master Out  Slave In，主设备输出，从设备输入

SS:          Slave Select，选中从设备，片选

SPI由于接口相对简单（只需要4根线），用途算是比较广泛，主要应用在 EEPROM，FLASH，实时时钟，AD转换器，还有数字信号处理器和数字信号解码器之间。
即一个SPI的Master通过SPI与一个从设备，即上述的那些Flash，ADC等，进行通讯。
而主从设备之间通过SPI进行通讯，首先要保证两者之间时钟SCLK要一致，互相要商量好了，要匹配，否则，就没法正常通讯了，即保证时序上的一致才可正常讯。
而这里的SPI中的时钟和相位，指的就是SCLk时钟的特性，即保证主从设备两者的时钟的特性一致了，以保证两者可以正常实现SPI通讯。

【SPI相关的缩写或说法】

先简单说一下，关于SPI中一些常见的说法：

SPI的极性Polarity和相位Phase，最常见的写法是CPOL和CPHA，不过也有一些其他写法，简单总结如下：

(1) CKPOL (Clock Polarity) = CPOL = POL = Polarity = （时钟）极性

(2) CKPHA (Clock Phase)   = CPHA = PHA = Phase = （时钟）相位

(3) SCK=SCLK=SPI的时钟

(4) Edge=边沿，即时钟电平变化的时刻，即上升沿(rising edge)或者下降沿(falling edge)

对于一个时钟周期内，有两个edge，分别称为：

Leading edge=前一个边沿=第一个边沿，对于开始电压是1，那么就是1变成0的时候，对于开始电压是0，那么就是0变成1的时候；

Trailing edge=后一个边沿=第二个边沿，对于开始电压是1，那么就是0变成1的时候（即在第一次1变成0之后，才可能有后面的0变成1），对于开始电压是0，那么就是1变成0的时候；

本文采用如下用法：

极性=CPOL

相位=CPHA

SCLK=时钟

第一个边沿和第二个边沿

【SPI的相位和极性】

CPOL和CPHA，分别都可以是0或时1，对应的四种组合就是：

Mode 0	CPOL=0, CPHA=0
Mode 1	CPOL=0, CPHA=1
Mode 2	CPOL=1, CPHA=0
Mode 3	CPOL=1, CPHA=1

单独看这张图，的确很难明白具体含义，所以下面会有更详细的解释。

【 CPOL极性】

先说什么是SCLK时钟的空闲时刻，其就是当SCLK在数发送8个bit比特数据之前和之后的状态，于此对应的，SCLK在发送数据的时候，就是正常的工作的时候，有效active的时刻了。

先说英文，其精简解释为：Clock Polarity = IDLE state of SCK。

再用中文详解：

SPI的CPOL，表示当SCLK空闲idle的时候，其电平的值是低电平0还是高电平1：

CPOL=0，时钟空闲idle时候的电平是低电平，所以当SCLK有效的时候，就是高电平，就是所谓的active-high；

CPOL=1，时钟空闲idle时候的电平是高电平，所以当SCLK有效的时候，就是低电平，就是所谓的active-low；

【 CPHA相位】

首先说明一点，capture strobe = latch = read = sample，都是表示数据采样，数据有效的时刻。

相位，对应着数据采样是在第几个边沿（edge），是第一个边沿还是第二个边沿，0对应着第一个边沿，1对应着第二个边沿。

对于：

CPHA=0，表示第一个边沿：

对于CPOL=0，idle时候的是低电平，第一个边沿就是从低变到高，所以是上升沿；

对于CPOL=1，idle时候的是高电平，第一个边沿就是从高变到低，所以是下降沿；

CPHA=1，表示第二个边沿：

对于CPOL=0，idle时候的是低电平，第二个边沿就是从高变到低，所以是下降沿；

对于CPOL=1，idle时候的是高电平，第一个边沿就是从低变到高，所以是上升沿；

用图文形式表示，更加容易看懂：

此处，再多解释一下可能会遇到的CKP和CKE，其是Microchip的PIC系列芯片中的说法。

（1）CKP是Clock Polarity Select，就是极性=CPOL：

CKP，虽然名字和CPOL不一样，但是都是指时钟相位的选择，定义也一样：

CKP: Clock Polarity Select bit

1 = Idle state for clock (CK) is a high level

0 = Idle state for clock (CK) is a low level

所以不多解释。

（2）CKE是Clock Edge Select，就是相位=CPHA：

CKE: SPI Clock Edge Select bit

1 = Transmit occurs on transition from active to Idle clock state

0 = Transmit occurs on transition from Idle to active clock state

意思是

1 =（数据）传输发生在时钟从有效状态转到空闲状态的那一时刻

0 =（数据）传输发生在时钟从空闲状态转到有效状态的那一时刻

其中，数据传输的时刻，即图中标出的“数据transmit传输的时刻”，很明显，该时刻是一个时钟和下一个时钟之间交界的地方，对应的不论是上升沿还是下降沿，都与我们前面提到的CPHA=数据采样的时刻，的边沿方向所相反。

所以，此处的CKE，正好与CPHA相反。

所以，CKP和CKE所对应的取值的含义为：

When CKP = 0:

CKE=1 => Data transmitted on rising edge of SCK

CKE=0 => Data transmitted on falling edge of SCK

When CKP = 1:

CKE=1 => Data transmitted on falling edge of SCK

CKE=0 => Data transmitted on rising edge of SCK

下面再列出其他一些地方找到的，常见的SPI的四种模式的时序图，供参考：

【如何看懂和记忆CPOL和CPHA】

所以，关于在其他地方介绍的，看似多么复杂难懂难记忆的CPOL和CPHA，其实经过上面解释，就肯容易看懂了：

去看时序图，如果起始的始终SCLK的电平是0，那么CPOL=0，如果是1，那么CPOL=1，

然后看数据采样时刻，即时序图数据线上的数据那个矩形区域的中间所对应的位置，对应到上面SCLK时钟的位置，对应着是第一个边沿或是第二个边沿，即CPHA是0或1。（对应的是上升沿还是还是下降沿，要根据对应的CPOL的值，才能确定）。

即：

（1）如何判断CPOL：SCLK的空闲时候的电压，是0还是1，决定了CPOL是0还是1；

（2）如何判断CPHA：而数据采样时刻对应着的SCLK的电平，是第一个边沿还是第二个边沿，对应着CPHA为0还是1。

SCLK的极性，相位，边沿之间的内在逻辑关系

SCLK空闲时刻电压	低电平		CPOL = 0
	高电平			CPOL = 1
数据采样时刻，SCLK的edge是第一个还是第二个	第一个边沿	CPHA = 0	上升沿（开始的电平是低电压0，而第一个边沿，只能是从0变到1，即上升沿）	下降沿
	第二个边沿	CPHA = 1	下降沿	上升沿（开始电平是高电平1，第二个边沿，肯定是从低电平0变到高电平1，因为第一个边沿肯定是从高电平1，变到低电平0）

 

【软件中如何设置SPI的极性和相位】

SPI分主设备和从设备，两者通过SPI协议通讯。

而设置SPI的模式，是从设备的模式，决定了主设备的模式。

所以要先去搞懂从设备的SPI是何种模式，然后再将主设备的SPI的模式，设置和从设备相同的模式，即可正常通讯。

对于从设备的SPI是什么模式，有两种：

（1）固定的，有SPI从设备硬件决定的

SPI从设备，具体是什么模式，相关的datasheet中会有描述，需要自己去datasheet中找到相关的描述，即：

关于SPI从设备，在空闲的时候，是高电平还是低电平，即决定了CPOL是0还是1；

然后再找到关于设备是在上升沿还是下降沿去采样数据，这样就是，在定了CPOL的值的前提下，对应着可以推算出CPHA是0还是1了。

举例1：

CC2500 - Low-Cost Low-Power 2.4 GHz RF Transceiver的datasheet中SPI的时序图是：

从图中可以看到，最开始的SCLK和结束时候的SCLK，即空闲时刻的SCLK，是低电平，推导出CPOL=0，然后可以看到数据采样的时候，即数据最中间的那一点，对应的是SCLK的第一个边沿，所以CPHA=0（此时对应的是上升沿）。

 

举例2：

SSD1289 - 240 RGB x 320 TFT LCD Controller Driver的datasheet中提到：

“SDI is shifted into 8-bit shift register on every rising edge of SCK in the order of data bit 7, data bit 6 …… data bit 0.”

意思是，数据是在上升沿采样，所以可以断定是CPOL=0，CPHA=0，或者CPOL=1，CPHA=1的模式，但是至于是哪种模式。

按理来说，接下来应该再去确定SCLK空闲时候是高电平还是低电平，用以确定CPOL是0还是1，但是datasheet中没有提到这点。

所以，此处，目前不太确定，是两种模式都支持，还是需要额外找证据却确定CPOL是0还是1.

 

（2）可配置的，由软件自己设定

从设备也是一个SPI控制器，4种模式都支持，此时只要自己设置为某种模式即可。

然后知道了从设备的模式后，再去将SPI主设备的模式，设置为和从设备模式一样，即可。

 

对于如何配置SPI的CPOL和CPHA的话，不多细说，多数都是直接去写对应的SPI控制器中对应寄存器中的CPOL和CPHA那两位，写0或写1即可。

举例：

此处遇到的C8051F347中的SPI就是一个SPI的controller控制器，即支持软件配置CPOL和CPHA的值，四种模式都支持，此处C8051F347作为SPI从设备，设置了CPOL=1，CPHA=0的模式，因此，此处对应主芯片Blackfin F537中的SPI控制器，作为Master主设备，其SPI的模式也要设置为CPOL=1，CPHA=0。

 

【待解决问题】

对于软件去如何设置主设备（和 从设备）的CPOL和CPHA的值，是搞懂了，知道两者要匹配才可以正常通讯，但是对于CPOL和CPHA这四种模式，不同的模式之间，相对来说有何优缺点，比如是否哪种模式更稳定，数据更不容易出错等等，还是不清楚，如果有懂行的，还请告知：green-waste (at) 163.com

 

【总结】

1. IT方面的资料，国内的，还是把问题讲明白的太少，想搞懂问题，还是得去找英文的。

2.有问题， 指望别人，还是不行的，凡事还是得指望自己，才有用