DDR2 Layout Guide for Memory Down

DDR2设计资料众多，每家设计规则并不完全一致，也没有统一的标准，因此本人综合多家设计参考，编写了下面的设计指导，此指导完全设用于DDR2的Memory Down设计。

1.   信号分组：

    通常将DDR2信号线按照如下形式分组，以便合理的进行设计。

    ⑴Data Group0:                 DQ0-DQ7,DM0,DQS0(/DQS0)

      Data Group1:                 DQ8-DQ15,DM1,DQS1(/DQS1)

           。。。。。。。。。。。。。。。。。。

           。。。。。。。。。。。。。。。。。。

      Data Group7:                 DQ56-DQ63,DM7,DQS7(/DQS7)

    ⑵Address/CMD Group:           SDA0-          SDA12(SDA15),SDBA0,                                                   SDBA1,/SDRAS,/SDCAS,/SDWE

⑶Control Group:               SDCS0-SDCS3,SDCKE0-

                               SDCKE3,SDODT0-SDODT3

    ⑷Clock Group:                 SCLK0-SCLK3，SCLKN0-SCLKN3

2.   信号布线顺序：

    通常布线顺序根据分组情况而定，具体顺序如下。具体情况具体对待，此仅建议。

1)    Data/Strobe→Address/CMD→Control →Clock→ Power

3.   信号组组内及组间信号长度控制：

    1） 信号之间的长度控制见下表：

	Data/Strobe0	Data/Strobe1-7	Address/CMD	Control	Clock
Data/Strobe0	20mils	100 mils	-	-	250mils
Data/Strobe1-7	100mils	20 mils	-	-	250mils
Address/CMD	-	-	100 mils	-	100 mils
Control	-	-		100 mils	100 mils
Clock	250 mils	250 mils	100 mils	100 mils	5mils

2）              Intel具体信号等长要求如下：

3）              待补充。

4.    信号组组内及组间信号间距控制：

	相同组内	其他DDR2信号	非DDR2信号
Data/Strobe0	10mils	15 mils	25 mils
Address/CMD	10mils	15 mils	25 mils
Control	10mils	15 mils	25 mils
Clock	15mils	20 mils	25 mils

5.   信号走线阻抗控制：

	Intel	Freescale	其他厂商	通常
单端信号	42 ohm	50-60 ohm		55 ohm
差分信号	70 ohm	100-12 ohm		100 ohm

6.   Clock信号组走线：

1)       走线长度：Intel要求在500-5000mil以内，建议尽量缩短走线长度。

2)       走线宽度：4-8mil，通常走线5mil。

3)       阻抗控制：见上诉第5条。

4)       过孔数量：根据负载数量定，越少越好。

5)       串接电阻：在CLK及/CLK上各串接0 ohm电阻，通常靠近驱动端放置。

6)       并联电阻：在CLK及/CLK间并接100 ohm电阻，通常靠近负载端放置。

7)       并联电容：建议在CLK及/CLK间并联pF电容，可用于调整时钟信号相 位，通常使用5pF并靠近负载端放置。

8） 差分Clock信号间并联电阻拓扑参考如下：

9)       待补充。

7.    电阻匹配阻抗：

1）    串联电阻：DDR2内部Data/Strobe信号已有ODT电阻，走线上不需配置。

2）    并联电阻：Address/CMD和Control需要上拉至VTT，通常使用49.9或56 ohm阻排。  

3）    待补充。

8.   VREF走线：

1)     走线宽度：建议20mil以上。

2)     走线间距：建议25mil以上。

3)     包地走线：条件允许下。

4)     去耦电容：尽量靠近IC的管脚处，常用两个数量级电容滤波（100nF和1nF）。

5)    待补充。

9.   VTT走线：

1）   走线宽度：最小150mil，一般在表层或底层进行孤岛铺铜。

2）   上拉电阻：常用阻排，通常直接放置在VTT铜皮上并就近打孔。

3）   去耦电容：每4个电阻（或一个4电阻阻排）放置一个去耦电容，常用0.1uF电容。

4）   储能电容：在VTT孤岛铜两端各放置两个电容，常用4.7uF和220uF电容。

5）   待补充

10. Vsense走线：

1)  走线宽度：建议20mil以上。

2）   走线间距：建议20mil以上。

3）   串接电阻：常在Vsense走线上串接0ohm电阻，可将电阻放置在VTT孤岛铜边上。

4）   待补充

11.                  拓扑结构参考：

1)    Fidus 设计参考

2)    Micron 设计参考。其中需要注意1stT、2stT、TL5、TL6的说明。

3)    Intel参考设计。

4)    当然，以上仅是以单通道4片SDRAM为例。还有2片、8片、16片以及多通道等设计情况，具体案例具体分析，只要是正确的拓扑，便于走线且能够满足设计要求，均可采用。以上拓扑也适用于反正对贴SDRAM。

5)    待补充

12. 其他建议：

1）    所有信号走线都应有完整的参考平面，不要跨越平面分割布线，确保其信号回流平面完整。

2）    布线距离其参考平面边缘距离应大于30mil，。

3）    蛇形走线应满足3W原则。

4）    待补充。

总结：

    以上是本人参考多家设计要求进行整理，编写的设计指导。其中不乏较严格的设计要求，并不一定完全按照上述设计才可实现DDR2的设计。每个案例情况不一样，所以每个具体设计也会不一样。 当然，越是严格的要求，所实现的系统将会越稳定，其稳定余量将会越大。

名词解释：

1.     DRR2：DDR2/DDR II（Double Data Rate 2）SDRAM是由JEDEC（电子设备工程联合委员会）开发的内存技术标准，与DDR虽然同是采用了在时钟的上升/下降延同时进行数据传输的基本方式，但DDR2却拥有两倍于上一代DDR内存预读取能力（即：4bit数据读预取）。即DDR2内存每个时钟能够以4倍外部总线的速度读/写数据，并且能够以内部控制总线4倍的速度运行。

2.     Memory Down：SDAM芯片直接焊接在主板上，非DIMM形式，此叫法多出现于Intel。其他厂商也有称为Discrete Device。

3.     待补充。

参考文档：

1.    Intel 《Basic Mobile Platform 08 Designguide》

2.    Fidus 《Signal and PCB layout considerations for DDR2-800》

3.    Micron 《DDR2 package sizes and layout basics》

4.    Freescal 《Hardware and layout design considerations for DDR2 SDRAM》