FPGA基础知识6(FPGA时钟系统及多时钟系统处理)

需求说明：FPGA基本知识

内容       ：第一部分  FPGA各个时钟说明

                  第二部分  FPGA时钟总结

                  第三部分  异步时钟同步化及门控时钟

来自       ：时间的诗

第一部分  FPGA各个时钟说明

来自：http://blog.chinaunix.net/uid-7547035-id-60220.html

1.         FPGA的全局时钟是什么？

FPGA的全局时钟应该是从晶振分出来的，最原始的频率。其他需要的各种频率都是在这个基础上利用PLL或者其他分频手段得到的。

2.         全局时钟和BUFG:
BUFG，输入为固定管脚，输出为H型全铜全局高速网络，这样抖动和到任意触发器的延时差最小，这个也就是FPGA做同步设计可以不需要做后仿真的原因。

全局时钟：今天我们从另一个角度来看一下时钟的概念：时钟是D触发器的重要组成部分，一个有效边沿使得D触发器进行一次工作。而更多的时候，D触发器保持住上次的值。对于D触发器来说，可以将输入信号和时钟作比较。也许你会问，这么比较有什么意义。首先看我们比较得出什么东西：
       翻转率：R=Dr/Crx100%
就是D触发器改变一次值与时钟有效沿个数的比值。

举例:你写了一个来一个时钟有效沿就取一次反的电路，那么他的翻转率就是100%，翻转率和你的FPGA的功率有很大关系，翻转率越高，FPGA功率越高。 

3.         全局时钟不够用是什么意思？
因为全局时钟需要驱动很多模块，所以全局时钟引脚需要有很大的驱动能力，FPGA一般都有一些专门的引脚用于作为全局时钟用，他们的驱动能力比较强。但是如果这些引脚用完了，就只能用一般的引脚了，而他们的驱动能力不强，有可能不能满足你的时序要求。(驱动能力小的，产生的延迟会大一些)

理论上，FPGA的任意一个管脚都可以作为时钟输入端口，但是FPGA专门设计了全局时钟，全局时钟总线是一条专用总线，到达片内各部分触发器的时间最短，所以用全局时钟芯片工作最可靠，但是如果你设计的时候时钟太多，FPGA上的全局时钟管脚用完了就出现不够用的情况。

4.         什么是第二全局时钟？

比如我有一个同步使能信号，连接到FPGA内部80%的资源(但不是时钟),这个时候，你的信号走线到达各个D触发器的延迟差很大，或者翻转率比较大的时候(>40%)，这个时候你就需要使用第二全局时钟资源。

  第二全局时钟资源的驱动能力和时钟抖动延迟等指标仅次于全局时钟信号。第二全局时钟资源其实是通过片内的高速行列总线来实现的，而不像全局时钟总线是一条专用总线。第二全局时钟总线是通过软件布线得到的，所以硬指标肯定是拼不过全局时钟总线。特别是当你在已经有80%以上的布线率的情况下，可能会出现约束第二全局时钟资源失败的情况。

5.         CCLK:
CCLK：FPGA同步配置时钟。如果配置模式为主模式，则该时钟由FPGA器件生成，并输出；如果配置模式为从模式，则该时钟由外部提供；
当所配置的数据存放在PROM中，即通过PROM来配置器件时，必须选择CCLK时钟；
USER CLOCK：用户定义的配置时钟信号，该配置时钟目前很少采用;
JTAG CLOCK：JTAG模式的配置时钟，该时钟提供给内部的JTAG控制逻辑。
默认值为：CCLK

6.         CCLK是怎么产生的：
CCLK的产生根据配置模式不同而不同，如果设置为Master模式，则由内部的震荡电路产生，作为外部ROM的工作时钟，默认为6MHZ，可通过配置选项设置；如果设置为Slave模式，则由计算机(或其他下载设备)提供，作为芯片内部下载电路的工作时钟；在JTAG模式情况下，CCLK不输出，此时芯片内部下载电路时钟由内部震荡电路提供，TCK仅用作边界扫描相关电路时钟。

补充：FPGA的主配置模式中，CCLK信号是如何产生的？
CCLK是由FPGA内部一个晶振电路产生的，同时ISE的软件在生成BIT流文件时，有个CCLK CONFIG选项，这个选项只有在时钟为CCLK时才可以起作用，可以在4-60MHz选择，可以控制CCLK的频率。
在主从模式配置，配置数据的前60个字节导入FPGA之前，CCLK一直是2.5MHz，接下来由于前60个配置字节的作用，CCLK改为CONFIG设定的频率，直到结束，一般CONFIG默认的频率是4MHz.

7.         FPGA中全局时钟怎么用啊？ 是把时钟接到FPGA的全局时钟输入引脚后，就起到全局时钟的作用了，还是在编译时需要制定某个时钟为全局时钟阿？

其实全局时钟的使用关键在你的代码… 如果你的代码中只用了一个时钟作为所有的或者大部分触发器的时钟，编译器自然会把它编译为全局时钟。当然硬件连接上还是用全局时钟引脚较好，尤其是带PLL的，不是所有的全局时钟脚都能用PLL。

 第二部分  FPGA时钟总结

来自：http://bbs.elecfans.com/jishu_299484_1_1.html

无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将导致错误的行为，并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可分为如下四种类型：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统能够包括上述四种时钟类型的任意组合。

1．全局时钟

对于一个设计项目来说，全局时钟(或同步时钟)是最简单和最可预测的时钟。在PLD/FPGA设计中最好的时钟方案是：由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟。PLD/FPGA都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。这种全局时钟提供器件中最短的时钟到输出的延时。


图1 示出全局时钟的实例。图1 定时波形示出触发器的数据输入D[1..3]应遵守建立时间和保持时间的约束条件。建立和保持时间的数值在PLD数据手册中给出，也可用软件的定时分析器计算出来。如果在应用中不能满足建立和保持时间的要求，则必须用时钟同步输入信号(参看下一章“异步输入”)。

图1 全局时钟

（最好的方法是用全局时钟引脚去钟控PLD内的每一个寄存器，于是数据只要遵守相对时钟的建立时间tsu和保持时间th）

2．门控时钟

在许多应用中，整个设计项目都采用外部的全局时钟是不可能或不实际的。PLD具有乘积项逻辑阵列时钟（即时钟是由逻辑产生的），允许任意函数单独地钟控各个触发器。然而，当你用阵列时钟时，应仔细地分析时钟函数，以避免毛刺。

通常用阵列时钟构成门控时钟。门控时钟常常同微处理器接口有关，用地址线去控制写脉冲。然而，每当用组合函数钟控触发器时，通常都存在着门控时钟。如果符合下述条件，门控时钟可以象全局时钟一样可靠地工作：

1.驱动时钟的逻辑必须只包含一个“与”门或一个“或”门。如果采用任何附加逻在某些工作状态下，会出现竞争产生的毛刺。
2.逻辑门的一个输入作为实际的时钟，而该逻辑门的所有其它输入必须当成地址或控制线，它们遵守相对于时钟的建立和保持时间的约束。


图2和图3 是可靠的门控时钟的实例。在 图2 中，用一个“与”门产生门控时钟，在 图3 中，用一个“或”门产生门控时钟。在这两个实例中，引脚nWR和nWE考虑为时钟引脚，引脚ADD[o．．3]是地址引脚，两个触发器的数据是信号D[1..n]经随机逻辑产生的。

图2 “与”门门控时钟

图3 “或”门门控时钟

图2和图3 的波形图显示出有关的建立时间和保持时间的要求。这两个设计项目的地址线必须在时钟保持有效的整个期间内保持稳定(nWR和nWE是低电平有效)。如果地址线在规定的时间内未保持稳定，则在时钟上会出现毛刺，造成触发器发生错误的状态变化。另一方面，数据引脚D[1．．n]只要求在nWR和nWE的有效边沿处满足标准的建立和保持时间的规定。

我们往往可以将门控时钟转换成全局时钟以改善设计项目的可靠性。图4 示出如何用全局时钟重新设计 图2 的电路。地址线在控制D触发器的使能输入，许多PLD设计软件，如MAX+PLUSII软件都提供这种带使能端的D触发器。当ENA为高电平时，D输入端的值被钟控到触发器中：当ENA为低电平时，维持现在的状态。

图4 “与”门门控时钟转化成全局时钟

图4 中重新设计的电路的定时波形表明地址线不需要在nWR有效的整个期间内保持稳定；而只要求它们和数据引脚一样符合同样的建立和保持时间，这样对地址线的要求就少很多。

图 给出一个不可靠的门控时钟的例子。3位同步加法计数器的RCO输出用来钟控触发器。然而，计数器给出的多个输入起到时钟的作用，这违反了可靠门控时钟所需的条件之一。在产生RCO信号的触发器中，没有一个能考虑为实际的时钟线，这是因为所有触发器在几乎相同的时刻发生翻转。而我们并不能保证在PLD/FPGA内部QA,QB,QC到D触发器的布线长短一致，因此，如 图5 的时间波形所示，在器从3计到4时，RCO线上会出现毛刺（假设QC到D触发器的路径较短，即QC的输出先翻转）。

图5 不可靠的门控时钟

(定时波形示出在计数器从3到4改变时，RCO信号如何出现毛刺的)

图6 给出一种可靠的全局钟控的电路，它是图5不可靠计数器电路的改进，RCO控制D触发器的使能输入。这个改进不需要增加PLD的逻辑单元。

 

图6 不可靠的门控时钟转换为全局时钟

(这个电路等效于图5电路，但却可靠的多)

3．多级逻辑时钟

当产生门控时钟的组合逻辑超过一级(即超过单个的“与”门或“或”门)时，证设计项目的可靠性变得很困难。即使样机或仿真结果没有显示出静态险象，但实际上仍然可能存在着危险。通常，我们不应该用多级组合逻辑去钟控PLD设计中的触发器。

图7 给出一个含有险象的多级时钟的例子。时钟是由SEL引脚控制的多路选择器输出的。多路选择器的输入是时钟(CLK)和该时钟的2分频(DIV2)。由图7 的定时波形图看出，在两个时钟均为逻辑1的情况下，当SEL线的状态改变时，存在静态险象。险象的程度取决于工作的条件。 多级逻辑的险象是可以去除的。例如，你可以插入“冗余逻辑”到设计项目中。然而，PLD/FPGA编译器在逻辑综合时会去掉这些冗余逻辑，使得验证险象是否真正被去除变得困难了。为此，必须应寻求其它方法来实现电路的功能。

图7 有静态险象的多级时钟

图8 给出 图7 电路的一种单级时钟的替代方案。图中SEL引脚和DIV2信号用于使能D触发器的使能输入端，而不是用于该触发器的时钟引脚。采用这个电路并不需要附加PLD的逻辑单元，工作却可靠多了。 不同的系统需要采用不同的方法去除多级时钟，并没有固定的模式。

图7 无静态险象的多级时钟

（这个电路逻辑上等效于图7，但却可靠的多）

4．行波时钟

另一种流行的时钟电路是采用行波时钟，即一个触发器的输出用作另一个触发器的时钟输入。如果仔细地设计，行波时钟可以象全局时钟一样地可靠工作。然而，行波时钟使得与电路有关的定时计算变得很复杂。行波时钟在行波链上各触发器的时钟之间产生较大的时间偏移，并且会超出最坏情况下的建立时间、保持时间和电路中时钟到输出的延时，使系统的实际速度下降。

用计数翻转型触发器构成异步计数器时常采用行波时钟，一个触发器的输出钟控下一个触发器的输入，参看图9 同步计数器通常是代替异步计数器的更好方案，这是因为两者需要同样多的宏单元而同步计数器有较快的时钟到输出的时间。图10 给出具有全局时钟的同步计数器，它和 图9 功能相同，用了同样多的逻辑单元实现，却有较快的时钟到输出的时间。几乎所有PLD开发软件都提供多种多样的同步计数器。

图9 行波时钟

图10 行波时钟转换成全局时钟
(这个3位计数器是图9异步计数器的替代电路，它用了同样的3个宏单元，但有更短的时钟到输出的延时)

5. 多时钟系统

许多系统要求在同一个PLD内采用多时钟。最常见的例子是两个异步微处理器器之间的接口，或微处理器和异步通信通道的接口。由于两个时钟信号之间要求一定的建立和保持时间，所以，上述应用引进了附加的定时约束条件。它们也会要求将某些异步信号同步化。

图11 给出一个多时钟系统的实例。CLK_A用以钟控REG_A，CLK_B用于钟控REG_B，由于REG_A驱动着进入REG_B的组合逻辑，故CLK_A的上升沿相对于CLK_B的上升沿有建立时间和保持时间的要求。由于REG_B不驱动馈到REG_A的逻辑，CLK_B的上升沿相对于CLK_A没有建立时间的要求。此外，由于时钟的下降沿不影响触发器的状态，所以CLK_A和CLK_B的下降沿之间没有时间上的要求。， 如图4，2．II所示，电路中有两个独立的时钟，可是，在它们之间的建立时间和保持时间的要求是不能保证的。在这种情况下，必须将电路同步化。图12 给出REG_A的值(如何在使用前)同CLK_B同步化。新的触发器REG_C由GLK_B触控，保证REG_G的输出符合REG_B的建立时间。然而，这个方法使输出延时了一个时钟周期。

图ll 多时钟系统
(定时波形示出CLK_A的上升沿相对于CLK_B的上升沿有建立时间和保持时间的约束条件)

图12 具有同步寄存器输出的多时钟系统
(如果CLK_A和CLK_B是相互独立的，则REG—A的输出必须在它馈送到1REG_B之前，用REG_C同步化)

在许多应用中只将异步信号同步化还是不够的，当系统中有两个或两个以上非同源时钟的时候，数据的建立和保持时间很难得到保证，我们将面临复杂的时间问题。最好的方法是将所有非同源时钟同步化。使用PLD内部的锁项环（PLL或DLL）是一个效果很好的方法，但不是所有PLD都带有PLL、DLL，而且带有PLL功能的 芯片大多价格昂贵，所以除非有特殊要求，一般场合可以不使用带PLL的PLD。 这时我们需要使用带使能端的D触发器，并引入一个高频时钟。

　 

图13 不同源时钟

如图13所示，系统有两个不同源时钟，一个为3MHz，一个为5MHz，不同的触发器使用不同的时钟。为了系统稳定，我们引入一个20MHz时钟，将3M和5M时钟同步化，如图15所示。 20M的高频时钟将作为系统时钟，输入到所有触发器的的时钟端。3M_EN 和5M_EN将控制所有触发器的使能端。即原来接3M时钟的触发器，接20M时钟，同时3M_EN 将控制该触发器使能 ，原接5M时钟的触发器，也接20M时钟，同时5M_EN 将控制该触发器使能。 这样我们就可以将任何非同源时钟同步化。

图13 同步化任意非同源时钟

（一个DFF和后面非门，与门构成时钟上升沿检测电路）

另外，异步信号输入总是无法满足数据的建立保持时间，容易使系统进入亚稳态，所以也建议设计者把所有异步输入都先经过双触发器进行同步化

第三部分  异步时钟同步化及门控时钟

来自：http://www.eefocus.com/karldada/blog/12-05/252437_66a55.html

1 异步时钟同步化

通过双触发器接口，异步信号输入总是无法满足数据的建立保持时间，所以建议大家把所有异步输入都先经过双触发器进行同步化。如图所示，时钟域clk_s传给时钟域clk_d的数据经过了双触发器的同步处理，相同的，时钟域clk_d经双触发器传给时钟域clk_s的数据

 

通过高频时钟同步化，当在单个系统中有两个或两个以上非同源时钟的时候，数据的建立和保持时间很难得到保证，我们将面临复杂的时间问题，最好的方法是将所有非同源时钟同步化：选用一个频率是它们的时钟频率公倍数的高频主时钟将他们进行同步。

假设系统有两个不同源时钟，一个为3MHz，一个为5MHz，不同的触发器使用不同的时钟。为了系统稳定，假设我们引入一个20MHz时钟。

module orignal(clk,clk5m,clk3m,clk3men,clk5men);
input clk;
input clk3m;
input clk5m;
output clk3men;
output clk5men;
 
reg clk3mreg1;
reg clk5mreg1;
reg clk3mreg2;
reg clk5mreg2;
 
always @(posedge clk)
begin
	clk3mreg1<=clk3m;
	clk3mreg2<=clk3mreg1;
	clk5mreg1<=clk5m;
	clk5mreg2<=clk5mreg1;
end
	assign clk3men=clk3mreg1&(~clk3mreg2);
	assign clk5men=clk5mreg1&(~clk5mreg2);
endmodule
 

用modelsim仿真后得到的时序图如图所示

 

2 门控时钟

门控时钟通过一个时能信号控制时钟的开关。当系统不工作时可以关闭时钟，整个系统处于非激活状态，这样就能够在某种程度上降低系统功耗。但是使用门控时钟并不符合同步设计的思想，它可能会影响设计的实现和验证，在FPGA设计中并不是很推荐使用时能时钟。

对于上升沿有效的系统时钟clk，他的下降沿先把门控时钟打一拍，然后再用这个使能信号和系统时钟clk相与后作为后续电路的门控时钟。

 

在方案一中由单独的组合逻辑来控制时钟的使能，容易产生毛刺。

在方案二中可以避免产生毛刺。

always @(negedge clk)
	enable<=gating_signal;
assign clkout=enable&clk;

 

使能时钟

在前面提到门控时钟并不符合FPGA设计的思想，我们可以用时能时钟代替。在时能时钟的设计中，用原来的系统时钟作为触发器时钟，而让分频后的时钟作为信号的使能端。但是使能时钟在使能信号关闭时，时钟信号仍然在工作，它无法像门控时钟那样降低系统的功耗。

Verilog 代码：
always @(posedge clk)
if(!rst_n)…;
else if(en)…;  //en为是时能时钟，寄存器使能端的输入

使能时钟例子

在某系统中，前级数据输入位宽为8，而后级的数据输出位宽32，我们需要将8bit的数据转换成32bit的数据，因此后级处理的时钟频率为前级的 1/4，若不使用时钟时能，则就要将前级时钟进行4分频来作为后级处理的时钟，这种设计方法会引入新的时钟域，为了避免这种情况，我们采用了时钟时能的方 法来减少设计的复杂度。

module gray
(
input clk,
input rst_n,
input [7:0] data_in,
output reg [31:0] data_out,
output reg clk1x_en
);

reg [1:0] cnt;
reg [31:0] shift_reg;

always @ (posedge clk,negedge rst_n)
begin
  if(!rst_n)
    begin
    cnt <= 2'b0;
    clk1x_en <= 1'b0;
    shift_reg <= 32'b0;
  end
  else if(cnt ==2'b01)
  begin
    cnt <= cnt +1'b1;
    clk1x_en <= 1'b1;
    shift_reg <= {shift_reg[23:0],data_in};
  end
  else
  begin
    cnt <= cnt +1'b1;
    clk1x_en <= 1'b0;
    shift_reg <= {shift_reg[23:0],data_in};
  end
end 

always @ (posedge clk,negedge rst_n)
begin
  if(!rst_n)
    data_out<= 32'b0;
  else if(clk1x_en==1'b1)//仅在clk1x_en为1时才将shift_reg的值赋给data_out
    data_out<=shift_reg;
end 
endmodule