FPGA_verilog

FPGA_verilog学习1_verilog模块的模板

1.一个简单的与-或-非门电路moduleaoi(a,b,c,d,f);inputa,b,c,d;outputf;wirea,b,c,d,f;//用assign持续赋值语句定义//assign语句一般用于组合逻辑的赋值，称为持续赋值方式。赋值时，只需将逻辑表达式放在关键字assign后即可assignf=~((a&b)|~((c&d)));////用always过程块定义//always@(aor
学不完的秃头少年·2023-04-11 12:39

UDP千兆以太网FPGA_verilog实现（四、代码前期准备-UDP和IP协议构建）

UDP：userDatagramprotocol用户数据报协议无连接的传输层协议，提供面向事务的简单不可靠信息传送服务，IETFRFC768是UDP的正式规范。UDP在IP报文的协议号是17（0x11）UDP协议的主要作用是将网络数据流量压缩成数据包的形式。一个典型的数据包就是一个二进制数据的传输单位。每一个数据包的前8个字节用来包含包头信息，剩余字节则用来包含具体的传输数据。UDP报头使用两个字
ciscomonkey·2020-07-04 13:57

UDP千兆以太网FPGA_verilog实现（三、代码前期准备-时序要求）

GMII接口的时序：RXCLK和GTXCLK信号有着相同的功能，都是125M时钟信号，且两者之间的相位差很小，可以忽略，这两个时钟信号控制着RXD【7：0】、RXDV、RXER、TXD【7：0】和TXEN五个信号。当RXDV信号为高，且RXER信号为低时，RXD【7：0】有效，并接收数据。当TXEN信号为高时，TXD【7：0】为有效，并且发送数据。从图中可以看到，写寄存器时序和寄存器时序基本上是一
ciscomonkey·2018-11-13 11:16

UDP千兆以太网FPGA_verilog实现（一、知识搜集）

2018年11月11日星期日近段时间打算在FPGA——quartus上实现千兆以太网一、对网卡的重新认识：网卡工作在ISO/OSI的最后两层：物理层和数据链路层。1、物理层：定义了数据传送与接收所需要的电光信号、线路状态、数据编码和电路等等，并向数据链路层设备提供标准接口。物理层的芯片称之为PHY芯片、------------------------------------------------
ciscomonkey·2018-11-12 19:08

UDP千兆以太网FPGA_verilog实现（二、知识搜集）

：该芯片主要由三部分组成：发送端物理编码子层（PCSTX）、接收端物理编码子层（PCSRX）和配置接口（managementinterface）。PCSRX主要是用来接收外部模拟信号，并将接收到的模拟信号进行处理，如魔术转换、交叉检测及自动校正、极性校正、自适应均衡、串扰消除、回声消除等，最终将处理好的数字信号传输给FPGA。managementinterface就是用来配置或读取PHY芯片内部的
ciscomonkey·2018-11-12 17:16
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