Candence学习记录：从Capture CIS原理图到Allegro PCB

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写在前面
顺利进行下述所有步骤的前提，原理图文件确保已经满足以下条件

• 运行原理图DRC检查，确保原理图文件无逻辑错误，有逻辑错误根据提示信息对应更改
• 原理图每个器件都有标号且命名规则正确，尽量不要出现非法字符，泛指“#%￥&”一类
• 每个器件对应全部添加了封装信息，最关键的一步

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一、生成Netlist文件

Cadence原理图与Allegro PCB之间的转换没有Protel或者AD那么直接，中间需要有个文件过度，这个文件就是很重要的原理图Netlist文件

1.1、选中candence主目录下的工程文件名

1.2、菜单栏选择Tools–>>Create Netlist，出现下述页面，一般默认设置选项即可

说明：
（1）图中Netlist Files后面框内allegro表示系统会默认在工程文件目录下建立allegro文件夹存放Netlist文件（当然可自己随意选择路径以及文件名）
（2）如果是在后期绘制PCB需要对原理图做更改时，可勾选“Create or Updata PCB Editor Board”一栏，选中PCB文件路径，这样在更新时会在PCB工程里自动导入更新后的文件
（3）如果有规则错误，导入Netlist文件会出现失败，注意对应提示信息解决即可

二、建立PCB工作区及指定封装库路径

绘制原理图时，在每个器件属性栏我们只填写了封装名字，并存放在Netlist文件中，但正常绘制PCB时还需要封装实体psm文件

2.1、 建立PCB工作区
这里不做描述，设置格点Gird和绘图单位（对于格点设置，楼主一般选择0.001（mm）和1（mil））
2.2 、指定封装库路径
用Allegro绘制元器件封装时，必须包含后缀为.pad、.dra、.psm三个文件
1）.pad文件为封装焊盘必须文件，需和其他两个文件保存在同一路径下，且必须存在这个文件
2）.dra文件是PCB封装绘制可编辑工程文件，方便后期更改
3）.psm文件是绘制完成的可导入PCB工作区进行绘图的封装文件，路径必须添加

鼠标点击Setup -->> Userperfence -->> Paths -->> Library
界面如下图所示

右图参数区域，需要指定焊盘和封装的路径（padpath和psmpath），系统默认路径为安装文件夹目录下，如果封装保存在默认目录，此处可省略

**路径设置步骤，**点击padpath和psmpath右侧Value值对应的三个点，出现路径设置框，新建路径指定自己的库路径即可

三、Allegro PCB导入Netlist文件

库路径设置完成后可以开始导入网表文件，注意查看信息栏是否有报错，楼主之前遇到的大多数错误信息都是由于封装路径设置引起

鼠标选择File–>>Import–>>Logic，出现如下界面
import logic type选择第二项，place changed component选择always，其他项保持默认即可
最下方import directory指定到Netlist文件目录下，点击导入

导入进程表显示完成即可

备注：
->如果窗口显示errors，则根据弹出的TXT文档查看原因并对应修改
->一般情况下
->先查看TXT文档末尾给出系统识别的封装路径，如果这里没显示自己的库路径，则需重新设置路径信息
->或更改系统识别路径信息的优先级
->或直接把自己的封装库文件放到文档显示的路径中
->其他情况只要确保封装两个文件.pad 和.psm 都在同一路径下基本没问题

四、PCB工作区放置器件

网表导入成功后，需要自己把对应的器件封装放置在指定区域，该操作并不像AD那样全部放置在工作区，要不说Allegro应用高级呢

鼠标点击Place–>>Manually，出现如下界面

根据界面中的元器件，选中后放到PCB工作区即可
建议根据与那里图绘制模块进行分块拖出，方便布局