Verilog HDL 快速入门
Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），它是以文本形式来描述数字系统硬件的结构和行为的语言。 世界上最流行的两种硬件描述语言是Verilog HDL和VHDL。
注意，VerilogHDL是一种描述语言，它和常见的编程语言C有根本的不同。C语言，让计算机的CPU从上往下按顺序执行每一条指令，执行完程序就结束了。而VerilogHDL主要是描述了一个数字模块的结构，或者行为。有点像商业合同，合同里面也会描述产品的结构，产品的功能等等。合同的每一个条款，并不需要严格的先后顺序，只要把项目的方方面面都考虑全面，写下来就OK了。VerilogHDL就是这样。
我们用VerilogHDL描述数字模块的功能，剩下的交给编译器（如，Quartus），编译器会根据我们的要求设计重构FPGA内部硬件。对于大批懒人来说，这技术简直碉堡了。这就是EDA（Electronic Design Automation，电子设计自动化）。
好，下面就来认识一下VerilogHDL 我们先设计一个“数据选择器”： s是数据选择控制端， a，b是输入信号，y是输出信号
代码如下：
//模块名、模块接口列表
module mux2_1(a, b, s, y);
input a, b, s;// 定义输入端口
output y; // 定义输出端口
/* s为0时，选择a输出；
s为1时，选择b输出。*/
assign y = (s == 0) ? a : b;
endmodule
每个Verilog文件都至少包含一个module 开始，endmodule 结束的代码块。 这个代码块定义了一个叫 mux2_1 的模块，模块名后的括号内列出了该模块的接口信号，相当于数字器件的引脚。 但是括号内没有说明接口的信号方向，所以紧跟着另起一行用input 和output 再说明一下。注释和C语言一样，用// 或 /**/ 。
assign 是Verilog的关键词，书上称为连续赋值。我一般把它视为“连线”操作，assign后面的紧跟的 y 在硬件上被设计成导线wire(或输出引脚output)。
assign y = (s == 0) ? a : b; 这句表示：s如果为0，那么等号左边就是a，否则就是b。将这个表达式的输出结果接在输出引脚 y 上。 这就是一个简单的Verilog程序，不需要我们去设计与非门，直接表达你的你想要的功能就好了。编译下载到FPGA硬件，功能就实现了。
assign “导线” = “表达式”（也可以是数值、寄存器等能代表高低电平的量）；
上面的2选1数据选择器，内部实现结构如下：
上面的assign语句还可以直接使用逻辑表达式： assign y = (a & (~ s)) | (b & s); 这个表明了门级结构连接关系（ 数据流描述方式），近乎 结构描述。
很明显，这种结构描述比行为描述要费力得多，而且不太容易读懂程序功能。
来看看行为描述方法：
module mux2_1(a, b, s, y);
input a, b, s;
output y;
reg y; //reg 表示寄存器
always @(a, b, s)
begin
if(!s) y = a;
else y = b;
end
endmodule
这里reg表示寄存器（存储单元），需要提醒一下的是，assign后面不能接reg型，只能接wire型前面已经说过了。 为什么不能？因为寄存器的赋值除了需要输入信号，还需要一个触发信号（例如：D触发器），assign？sorry，he can’t。
always @(a, b, s)中，括号里面的输入信号a，b，s表示敏感信号；这句表示，敏感信号列表中的任何一个信号发生变化，将会引发 begin …… end 之间的行为。 Verilog用begin和end包围代码段，相当于c语言中大括号{ }的功能。
always @( ) 是一种固定用法，括号内填写行为触发条件。
if(!s) y = a; 这里的“=”，书上叫做“阻塞赋值”，和C语言里的赋值语句意思差不多，使用也差不多。 比如,有这么一段代码：
input clk;//时钟信号
reg a,b,c;
//触发动作：时钟上升沿
always@(posedge clk)
begin
b = a;
c = b;
end
那么时钟上升沿出现后，c的值就等于a，b的值也是a，这个行为在描述的时候，语句先后顺序，决定了赋值的先后，值是立即更新的。
Verilog还有一个“非阻塞赋值”，表示方法是 <=，我把这种赋值称为“并行赋值”，在always@ 代码块内书写时，没有先后顺序。一般用于设计时序逻辑电路，举个例子：
always@(posedge clk)
begin
b <= a;
c <= b;
end
含义：时钟上升沿出现前a,b的值，在上升沿结束后分别赋给b,c.
非阻塞赋值“<=”符号，
右侧所有变量，代表的是这些变量上升沿前的值，
左侧变量表示，上升沿后该变量将要更新为右侧表达式的值。
所以，这两句书写没有先后顺序，调换次序后表达的含义是一样的，新寄存器的值是在always块结束后同时更新的。调换次序后如下，仍然表示同样的含义：
always@(posedge clk)
begin
c <= b;
b <= a;
end
最后提一句：
阻塞和非阻塞赋值，都只能写在always@()代码块内。
assign后面的=是和assign一起连用的，并不是阻塞赋值。
更详细的分析，请参考另一篇文章：阻塞赋值和非阻塞赋值。
结语
本文使用多种方式描述了一个数据选择器，来介绍Verilog的基本书写结构。其间，涉及了一部分语法和关键词：
1、module …… endmodule
2、assign
3、always @( )
4、阻塞赋值 = 非阻塞赋值<=