FPGA时序分析

时序分析的几个参数：

1、周期与最大时钟频率

2、时钟建立时间Tsu ：在寄存器的时钟信号已经在时钟引脚建立之前，经由数据或者使能输入而进入寄存器的数据必须在输入引脚出现的时间长度

3、时钟保持时间Th ：在寄存器的时钟信号已经在时钟引脚建立之后，经由数据输入或者使能输入而进入寄存器的数据必须在输入引脚保持的时间长度；

4、时钟到输出延时Tco ：时钟在寄存器引脚上发生有效变化后，到数据有效输出的最大时间间隔。

5、引脚到引脚延时Tpd ：信号从输入管脚进来，经过纯组合逻辑，到达输出管脚的延时。由于CPLD的布线矩阵长度固定，所以也用来标志CPLD的速度等级。

6.时钟偏斜：指一个同源时钟到达两个不同的寄存器时钟端的时间差别。

7.Slack称谓。正的Slack表示满足时序，负的Slack表示不满足时序。