FPGA学习记录

BERT（Bidirectional Encoder Representations from Transformers）的序列分类模型，简单学习记录

一、代码#本地离线模型使用fromtransformersimportAutoModelForCausalLM,AutoTokenizer,pipeline,BertForSequenceClassification,BertTokenizer#设置具体包含config.json的目录，只支持绝对路径model_dir=r"models\bert-base-chinese"#model_dir=r
努力努力再努力呐·2025-03-11 11:16

C语言学习日记--循环，分支语句

C语言学习日记--循环分支语句题目一1.题目展示2.完成题目的过程中问题的出现（1）怎么多组输入3.代码展示4.问题的解决（1）关于多组输入此博客为学习记录，还请看官点点赞为我加油呀~~题目一1.题目展示
梦想成为大牛呀·2025-03-10 22:09

IDEA与Maven使用-学习记录（持续补充...）

1.下载与安装以ideaIU-2021.3.1为例，安装步骤：以管理员身份启动ideaIU-2021.3.1修改安装路径为：D:\ProgramFiles\JetBrains\IntelliJIDEA2021.3.1勾选【创建桌面快捷方式】（可选）、【打开文件夹作为项目】（可选）。解压crack文件，双击里面的【破解】文件，出现success的提示。双击打开IDEA2021，选择Getlicens
eggcode·2025-03-10 16:22

斯坦福UE4 + C++课程学习记录 9：蓝图-简易开关

目录1.前言2.创建蓝图类3.改变把手角度4.打开宝箱UE中的蓝图是一种基于C++的可视化编程系统，它将大量常用的底层代码接口暴露出来，方便开发者在UE中快速调用，其可视化的呈现方式让那些不专攻编程的人员（如设计、美工、策划等）也能快速上手使用。从程序开发的角度，学习蓝图可以方便开发中的很多环节；从业务的角度，掌握蓝图也有利于开发和其他环节的同事进行交流。本部分的第一个示例，是使用操纵杆开关控制宝
Surkea·2025-03-10 12:55

比特币,区块链及相关概念简介(一)

用于学习记录。简介：介绍了比特币的概念，比特币的交易对象，比特币的应用场景，以及和黄金的关系；其他加密货币等。什么是比特币比特币是一种数字货币，也是全球第一个去中心化的加密货币。它
湖光秋色·2025-03-10 11:25

前端学习——CSS3实现时钟效果

CSS3实现时钟效果最近想开始认真学习，然后想把学习记录下来，就写在博客这里了。最先是用CSS实现的是一个时钟的效果，如下图：实现效果1.圆盘说到时钟，肯定最先想到的是一个圆，所以就从一个圆开始。
younger_LF·2025-03-10 11:17

FPGA学习——verilog捕捉信号上升沿下降沿

在FPGA使用中，常常需要进行信号的边沿检测，如在串口通信中，需要检测接收信号的下降沿来判断串口的的起始位。
or_to·2025-03-09 21:59

IBUF和BUFG

IBUF负责将外部信号转换到FPGA内部标准并驱动内部信号线。这不仅在物理上是必要的一步（没有IBUF就无法直接驱动内部逻辑），而且还允许我们指定引脚的约束（如电平标准等）。
起床学FPGA·2025-03-09 21:59

FPGA学习篇——Verilog学习4（常见语句）

1.1结构语句结构语句主要是initial语句和always语句，initial语句它在模块中只执行一次，而always语句则不断重复执行，以下是一个比较好解释的图:(图片来源于知乎博主罗成，画的很好很直观！)1.1.1initial语句initial语句它在模块中只执行一次。它常用于测试文件的编写，用来产生仿真测试信号(激励信号)，或者用于对存储器变量赋初值。语法格式：initialbegin.
ooo-p·2025-03-09 20:21

2025-03-09 学习记录--C/C++-PTA 习题10-8 递归实现顺序输出整数

合抱之木，生于毫末；九层之台，起于累土；千里之行，始于足下。一、题目描述⭐️裁判测试程序样例：#includevoidprintdigits(intn);intmain(){intn;scanf("%d",&n);printdigits(n);return0;}/*你的代码将被嵌在这里*/输入样例12345输出样例12345二、代码（C语言）⭐️voidprintdigits(intn){if(n
小呀小萝卜儿·2025-03-09 20:49

2025-03-08 学习记录--C/C++-PTA 习题10-1 判断满足条件的三位数

合抱之木，生于毫末；九层之台，起于累土；千里之行，始于足下。一、题目描述⭐️裁判测试程序样例：#include#includeintsearch(intn);intmain(){intnumber;scanf("%d",&number);printf("count=%d\n",search(number));return0;}/*你的代码将被嵌在这里*/输入样例500输出样例count=6二、代码
小呀小萝卜儿·2025-03-09 20:19

FPGA学习笔记（二）Verilog语法初步学习(语法篇1)

FPGA系列文章目录一、FPGA学习笔记（一）入门背景、软件及时钟约束二、FPGA学习笔记（二）Verilog语法初步学习(语法篇1)三、FPGA学习笔记（三）流水灯入门FPGA设计流程四、FPGA学习笔记
贾saisai·2025-03-09 10:02

FPGA面试前该做哪些准备？一文为你讲解清楚

很多人在面试FPGA工程师岗位前感到焦虑，不知道该如何准备，尤其是第一次参加面试时更容易紧张。那么，FPGA面试前该做哪些准备？如何才能充分展现自己的能力？
博览鸿蒙·2025-03-09 09:51

Verilog学习方法—基础入门篇（一）

前言：在FPGA开发中，VerilogHDL（硬件描述语言）是工程师必须掌握的一项基础技能。它不仅用于描述数字电路，还广泛应用于FPGA的逻辑设计与验证。
博览鸿蒙·2025-03-09 09:21

FPGA 的 LBC 总线详解

1.LBC总线的定义LBC总线（LocalBusController，局部总线控制器）是FPGA（现场可编程门阵列）中用于高速连接处理器核（如PowerPC、MicroBlaze）与外部设备的并行总线接口
美好的事情总会发生·2025-03-09 09:19

高速PCB设计(布局规划)

核心器件定位：聚焦FPGA、DSP、高速ADC/DAC、时钟芯片等，优先布局以缩短关键信号路径。2.设计要求确认电源
四代目 水门·2025-03-09 09:42

使用Modelsim手动仿真

FPGA设计流程在设计输入之后，设计综合前进行RTL级仿真，称为综合前仿真，也称为前仿真或功能仿真。
寒听雪落·2025-03-09 05:05

基于FPGA的图像中值滤波Verilog实现及MATLAB辅助验证

基于FPGA的图像中值滤波Verilog实现及MATLAB辅助验证图像处理是计算机视觉和图像识别领域的重要组成部分。
CodeWG·2025-03-09 04:26

FPGA又是什么？ASIC呢？

1.EDA（ElectronicDesignAutomation）EDA是电子设计自动化工具的总称，指一系列软件工具的集合，用于支持集成电路（IC）和电子系统的设计、仿真、验证和测试。EDA工具帮助工程师完成从电路设计、逻辑验证到版图生成的流程，用于自动化地完成原本手动执行的复杂设计任务。EDA工具的功能：电路设计：帮助创建数字和模拟电路的设计。仿真与验证：支持在芯片生产前验证逻辑功能。综合与优化
cykaw2590·2025-03-09 00:43

高速图像采集卡设计原理图： 613-VU9P信号处理板卡

基于6UVPXC6678+XCVU9P的信号处理板卡一、板卡概述板卡基于6UVPX标准结构，包含一个C6678DSP芯片，一个XCVU9P高性能FPGA，双路HPCFMC。
大嘴教授·2025-03-08 09:53

[Python入门学习记录(小甲鱼)]第4章 分支与循环

第4章分支和循环讲些条件语句和循环语句4.1完整条件语句ifx>1:print(1)elifxstopstep0forxinrange(10)print(x)#打印0-9加上list()会像列表一下展示print(list(range(0,-10,-1)))#[0,-1,-2,-3,-4,-5,-6,-7,-8,-9]4.6break语句就一样，跳出这整个循环fornuminrange(1,11)
LIN-JUN-WEI·2025-03-08 05:05

FineBI 学习记录day1

协作功能可以实现：创建者可以将分析主题、文件夹分享给其他设计用户进行协作，被协作的用户能查看或者使用相关分析主题的内容；实现分析主题的协同编辑。PS：不是分析主题的创建者或者该分析主题父级资源创建者，不能将分析主题协作给其他人，只能查看分析主题的协作情况。实现步骤：①由管理员分配权限：权限管理——全局设置（开启资源协作）——普通权限配置——分配给部门或用户相应资源协作权限https://help.
foolisk·2025-03-08 02:53

【高等数学&学习记录】微分中值定理

一、知识点（一）罗尔定理费马引理设函数f(x)f(x)f(x)在点x0x_0x0的某邻域U(x0)U(x_0)U(x0)内有定义，并且在x0x_0x0处可导，如果对任意的x∈U(x0)x\inU(x_0)x∈U(x0)，有f(x)≤f(x0)f(x)\leqf(x_0)f(x)≤f(x0)(或f(x)≥f(x0)f(x)\geqf(x_0)f(x)≥f(x0))，那么f′(x0)=0f'(x_0)
测工·2025-03-07 13:40

【vivado】debug相关时钟及其约束关系

一、前言在xilinxfpga的degug过程中，经常出现由于时钟不对而导致的观测波形失败，要想能够解决这些问题需要了解其debug的组成环境以及之间的数据流。
liuchj04·2025-03-07 05:01

【工作·学习记录】html页面转为pdf

html页面转为pdf实现步骤将页面转为图片形式并传输在后台将图片写入pdf实现步骤将页面转为图片形式并传输首先引入html2canvas.jshtml2canvas(document.body,{//截图对象//此处可配置详细参数onrendered:function(canvas){//渲染完成回调canvascanvas.id="mycanvas";//生成base64图片数据vardata
沉默不多话·2025-03-07 04:48

【电路笔记 TMS320C6***DSP】外部存储器接口 A EMIFA向FPGA(作为异步存储器)写入数据的示例

目录DSP和FPGA的连接DSP端：传输数据给FPGAFPGA端：接收数据EMIFA（ExternalMemoryInterfaceA）的“异步存储器”（AsynchronousMemory）指的是那些不与系统时钟同步进行读写操作的外部存储设备
FakeOccupational·2025-03-06 22:14

2025-03-01 学习记录--C/C++-PTA 7-35 有理数均值

合抱之木，生于毫末；九层之台，起于累土；千里之行，始于足下。一、题目描述⭐️二、代码（C语言）⭐️#include//【关键】计算最大公约数（GCD）longlonggcd(longlonga,longlongb){while(b!=0){//当b不为0时循环longlongtemp=b;//临时变量存储b的值b=a%b;//计算a除以b的余数，赋值给ba=temp;//将之前存储的b的值赋值给a
小呀小萝卜儿·2025-03-06 03:07

基于Vue&Axios制作音乐播放器(bilibili黑马程序员Vue入门学习记录)

目录使用Vue制作一个音乐播放器前言VueVue导入Vue挂载Vue指令v-textv-htmlv-onv-showv-ifv-bindv-forv-modelaxiosaxios导入axios使用音乐网站代码HTMLCSSJS使用Vue制作一个音乐播放器前言第一次写，如有不足请指正！音乐播放器效果展示音乐播放器（密码：He371226）（域名出了点问题，临时使用）学习链接：黑马程序员vue前端基
xxxrsongseven·2025-03-05 17:49

ReactNative组件详解

ReactNative学习记录传送门ReactNative核心思想就是组件化，它基于前端框架React,在我们使用其开发Android和iOS的时候，共用一套组件即一套代码，增加了代码复用性。
Code4Android·2025-03-05 04:58

【国产FPGA入学必备】国产FPGA权威设计指南+配套FPGA图像视频教程

本原创文章由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处（www.meyesemi.com)一、《国产FPGA权威设计指南》简介为更好地服务广大FPGA工程师和高等学校师生
小眼睛FPGA·2025-03-04 21:57

FPGA开发，使用Deepseek V3还是R1（2）：V3和R1的区别

以下都是Deepseek生成的答案FPGA开发，使用DeepseekV3还是R1（1）：应用场景FPGA开发，使用DeepseekV3还是R1（2）：V3和R1的区别FPGA开发，使用DeepseekV3
LeeConstantine·2025-03-04 21:27

Wrapper条件构造器

Wrapper条件构造器.md声明本文仅为自己学习记录，方便查询，后期不断更新。本文主要内容，参考了如下文章，感谢作者的不吝赐教。
LuckyLay·2025-03-04 16:22

【安路科技FPGA软件TangDynasty】避坑总结和心得

前面的话作为为数不多的几个“纯国产化”的FPGA芯片，安路科技的FPGA芯片在军工领域有着很大的号召力。
月薪不过亿·2025-03-04 12:47

【PCIE737】基于全高PCIe x8总线的KU115 FPGA高性能硬件加速卡

产品概述PCIE737是一款基于PCIE总线架构的KU115FPGA的12路光纤通道处理平台，该板卡具有1个PCIeGen3x8主机接口、3个QSFP+40G光纤接口，可以实现3路QSFP+40G光纤的数据实时采集
北京青翼科技·2025-03-04 11:39

【FMC165】基于 VITA57.1 标准的 2 路 1GSPS 14 位 AD 采集、4 路 2.5G 16 位 DA 回放 FMC 子卡（100%国产化）

该模块可直接与符合VITA57.1标准的FPGA载卡配合使用，板卡ADC器件采用ADI公司的AD9680国产替代品，该芯片具有两个模拟输入通道和4个JESD204B输出数据通道，可用于对高达2GHz的宽带模拟信号进行采样
北京青翼科技·2025-03-04 11:09

测量纹波是否合格的标准是什么?

测量纹波是否合格需要结合具体应用场景和技术规范，以下为收集到的详细判断标准及分类说明：一、通用行业标准数字电路基础逻辑电路（如TTL/CMOS）：<100mVpp高速数字电路（DDR/FPGA）：<50mVpp
CircuitWizard·2025-03-04 11:07

ES学习记录6——ES的数据复制模型（单处理接口）

9.数据复制模型 单处理和批处理操作主要围绕数据复制模型来理解，具体接口如下：单文档处理接口：Index接口；Get接口；Delete接口；Update接口；多文档处理接口：MultiGet接口；批处理接口；DeleteByQueryAPI；UpdateByQueryAPI；ReindexAPI； 每个ES索引都被分割为碎片shards，每个碎片又有多个副本(它们组成一个副本群，在文档添加和移除时
jacksonary·2025-03-04 08:18

Zookeeper - Docker安装，单机安装，单机三节点安装

该博客所有的文章都是自己的学习记录，方便后续复习，达到快速回顾知识点的作用。文章目录这篇文章主要记录Zookeeper的3.5.5版本下载，安装，启动。
瑾析编程·2025-03-03 21:53

FPGA的滤波器设计流程

在FPGA滤波器设计中，合理的流程规划能显著提高设计效率和可靠性。
LeeConstantine·2025-03-03 19:09

Xilinx FPGA用于QSFP模块调试的实战指南

本文还有配套的精品资源，点击获取简介：本项目旨在利用XilinxFPGA进行QSFP模块的调试，着重介绍接口设计、PHY层配置、逻辑控制、误码率测试和眼图分析等关键步骤。
不教书的塞涅卡·2025-03-03 16:45

深入解析：FIR滤波器在FPGA上的设计与实现全流程

在FPGA中实现FIR（FiniteImpulseResponse）滤波器涉及多个步骤，包括滤波器设计、系数量化、硬件架构设计、HDL（HardwareDescriptionLanguage）编码、综合
king-agic·2025-03-03 12:46

FPGA开发，使用Deepseek V3还是R1（4）：Deepseek参数配置

以下都是Deepseek生成的答案FPGA开发，使用DeepseekV3还是R1（1）：应用场景FPGA开发，使用DeepseekV3还是R1（2）：V3和R1的区别FPGA开发，使用DeepseekV3
LeeConstantine·2025-03-03 12:44

Flutter_学习记录_showDialog/showModalBottomSheet setState 无法更新UI问题

前言今天写Demo时，用showModalBottomSheet，添加点击事件调用setState()方法后，UI依然不更新，百度了一下，从这两个文章找到了对应的解决方案：FluttershowDialog/showModalBottomSheet刷新UIshowModalBottomSheetsetState无法更新UI问题解决方案解决方案用：StatefulBuilder包裹一下方可。代码如下
一人前行·2025-03-03 02:26

FPGA开发，使用Deepseek V3还是R1（5）：temperature设置

以下都是Deepseek生成的答案FPGA开发，使用DeepseekV3还是R1（1）：应用场景FPGA开发，使用DeepseekV3还是R1（2）：V3和R1的区别FPGA开发，使用DeepseekV3
LeeConstantine·2025-03-02 21:48

Vivado 约束文件XDC使用经验总结

1.1Vivado约束文件XDC使用经验总结1.1.1本节目录1）本节目录；2）本节引言；3）FPGA简介；4）Vivado约束文件XDC使用经验总结；5）结束语。
宁静致远dream·2025-03-02 03:12

基于FPGA的数字信号处理（18）--半加器和全加器

目录1、前言2、半加器3、全加器4、用半加器实现全加器文章总目录点这里：《基于FPGA的数字信号处理》专栏的导航与说明1、前言在数字系统中，加法运算是最常见的算术运算，同时它也是进行各种复杂运算的基础。
孤独的单刀·2025-03-02 00:56

FPGA中利用fifo时钟域转换---慢时钟域转快时钟域

FPGA中利用fifo时钟域转换—慢时钟域转快时钟域一、时间计算方法FIFO的输入数据的时钟是40MHz，FIFO输出数据取60MHz，刚好是40MHz的1.5倍，将慢时钟域转快时钟域。
@晓凡·2025-02-28 02:16

算力革新引领数字中国智能跃迁

当前算力体系呈现三大演进方向：异构计算突破传统芯片性能瓶颈，实现CPU、GPU、FPGA等多元架构的协同调度；边缘计算推动工业设备、物联网终端等场景的实时响应能力提升，形成“云-边-端”三级计算网络；量子计算则在加密通信
智能计算研究中心·2025-02-28 02:14

【教程4＞第1章＞第4节】FPGA时序图制作小工具

欢迎订阅《★教程1:matlab入门100例》《★教程2:fpga入门100例》《★教程3:simulink入门60例》《★教程4:FPGA/MATLAB/Simulink联合应用开发入门与进阶X例》教程
fpga和matlab·2025-02-28 01:10

FPGA三大串行通信接口之UART

UART是一种通用串行数据总线，用于异步通信。该总线双向通信，可以实现全双工传输和接收。在嵌入式设计中，UART用于主机与辅助设备通信，如汽车音响与外接AP之间的通信，与PC机通信包括与监控调试器和其它器件，如EEPROM通信。UART通信在使用前需要做多项设置，最常见的设置包括数据位数、波特率大小、奇偶校验类型和停止位数。数据位（Databits）：该参数定义单个UART数据传输在开始到停止期间
ritian73·2025-02-27 16:46
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