G.703接口和E1接口区别
| 1.一条E1是2.048M的链路，用PCM编码。 |
G.703接口简介
G.703建议是数字网络接口建议。随着光纤通信和数字传输技术的飞速发展，利用64Kbit/s和2Mbit/s速率的数字信道传输数据的应用越来越多，G.703建议定义了分级数字接口的物理/电气特性。数字接口的比特率分级由G.702建议规定。G.703对各种速率的接口分别定义了功能特性和电气特性。
1. 64kbit/s接口
1. 接口功能要求
（1） 对于发送和接收两个方向，都有三种信号通过接口：
64kbit/s信息信号l
64kHz 定时信号l
8kHz l 定时信号
（2） 三种接口类型
同向接口：指通过这个接口的信息和它相关的定时信号是以同一方向传输的，如下图所示：l
反向接口：指通过这个接口的与两个传输方向相关的定时信号都是由数字传输设备提供给终端设备的，如下图所示：l
中央时钟接口：指通过这个接口的与两个传输方向相关的定时信号是由一个中央时钟供给的，如下图所示：l
2. 接口电气特性
由于三种接口类型的定时信号提供方式的不同，因此所需的接口线和信号编码方式也不同，以下分别说明：
（1） 同向接口的电气特性
A． 标称比特率：64kbit/s
B． 经接口传输的信号的最大容差：±100ppm
C． 64kbit/s和8kHz的定时信号和64kbit/s的信息信号在同一方向传输，对每一传输方向用一平衡线对，用编码的方法将三种信号综合在一个传输信号之中。
D． 信号编码规则如下：
a． 将64kbit/s周期分成4个单位间隔
b． 二进制的“1”被编码成为4比特码组：1100
c． 二进制的“0”被编码成为4比特码组：1010
d． 通过交替变换相邻码组的极性，把二进制信号转换成三电平信号
e． 在每第8组破坏码组的极性交替（第八组不改变极性），从而表示该码组代表了八比特信息组的最后一个比特。
上述编码规则可通过下图的例子予以说明。
从图中我们可以看出，对于任意的信息比特组合，传输信号都在按规则发生变化，接收端可以从信号中识别出包含的64kHz定时信号，同时利用第8组破坏码组的极性交替的规则，接收端可以识别出8kHz定时信号。这样就实现了在一个传输方向上用一对平衡线传输三种接口信号（64kbit/s信息、64kHz定时、8kHz定时）。对于全双工通信，接口只需两对（四线）平衡线路。
E． 接口特性：
接口电路的输出信号为矩形脉冲，“传号”（有脉冲）的标称峰值电压为1.0V，“空号”（无脉冲）的峰值电压为±0.10V。标称脉冲宽度3.9μS（信号波特率256kBd）。
如果平衡线对是平衡的，屏蔽层在输出口接地，必要时也要能在输入口将屏蔽接地。
（2） 反向接口的电气特性
反向接口与同向接口不同的是，它需要在每个传输方向使用两对平衡线，一对用于传输数据信号，另一对用于传输综合的定时信号（64kHz和8kHz）。数据信号编码采用100%占空比的双极性AMI（AlternateMark Inversion）码，综合的定时信号采用50%占空比的双极性AMI码传递64kHz定时信号，并通过引入编码规则破坏点的办法来传递8kHz定时信号的8相信息。如下图所示：
反向接口电路的输出波形也是矩形脉冲，数据信号的标称脉冲宽度为15.6μS，定时信号的标称脉冲宽度为7.8μS。其它特性与同向接口相似。
（3） 中央时钟接口的电气特性
中央时钟接口在每一个传输方向上需要用一对平衡线传输数据信号，另外还需要用一对平衡线将来自中央时钟源的综合定时信号（64kHz和8kHz）送至局内终端设备。数据信号采用100%占空比的双极性AMI码，定时信号采用50～70%占空比的AMI编码和编码规则破坏点技术，与反向接口的情况相同。
2. 2048kbit/s接口
1． 一般特性
比特率：2048kbit/s±50ppm
信号编码采用HDB3码（3阶高密度编码）。HDB3码是AMI码的改进型。AMI码是用交替极性的脉冲表示码元“1”，用无脉冲表示码元“0”。为了防止电路出现长时间无脉冲状态，HDB3码的编码规则是：当没有4个或4个以上连续的“0”码时，就按AMI规则编码；当连续出现4个或4个以上连续的“0”码时，每4个连续“0”的第一个“0”的变化要看它前面相邻的“1”的情况而变，如果它的前一个“1”的极性与前一个破坏点的极性相反而本身又不是破坏点，则4个连续的“0”的第一个“0”仍保持“0”；如果它的前一个“1”的极性与前一个破坏点的极性相同或本身就是破坏点，则第一个“0”改为“1”。这一规则保证了相继破坏点具有交替的极性，因而不会引入直流成分。4个连续“0”的第2、3个“0”总是为“0”。4个连续“0”的第4个“0”改为“1”，而其极性与它前一个“1”的极性相同（破坏极性交替规则）。在接收端，如果相继收到两个极性相同的“1”，它的前面有3个连续的“0”则将后一个“1”改为“0”，如果它的前面是两个“0”，则将前后两个“1”均改为“0”。这样就恢复了原来的数据信号。
2． 输出信号特性
“传号”（有脉冲）的标称峰值电压为2.37V（同轴线对）或3V（对称线对）。
“空号”（无脉冲）的标称峰值电压为0±0.237V（同轴线对）或0±0.3V（对称线对）；标称脉冲宽度为244ns。
3. G.703接口的应用
利用模拟通信网传输数据信号，一个话路的数据传输速率通常不高于9.6kbit/s，而利用数字通信网传输数据信号，一个话路（零次群）的数据传输速率可达48、56或64kbit/s，而且数据传输的误码率低，通信质量好。
具有G.703接口功能和特性的数据通信设备（数据终端、分组交换、集中器等）可以直接与数字通信设备（PCM设备）连接。
对于具有V系列或X系列建议接口功能和特性的数据通信设备要利用数字通信信道传输数据时，需要在数据通信设备和PCM设备之间加接口和速率转换器。
摘要：完整的数字信号包括其代表的逻辑符号和序列关系。本文讨论在电信号传输线条件下完整恢复数字信号的方法，介绍传输信号的均衡器的一个实例：MAX3800可沿30m同轴电缆或2m印制电路板（PSB）微带线有效传送3.2Gbps的数据信号。 关键词：完整性 信号恢复 传输线 MX3800 1 引 言
计算机的普及使数据通信越来越成为人们的日常交流的手段之一。为用户提供可靠有效的数据通信就成为每一个通信系统所必不可少的业务功能之一。在当前信息量越来越大的情况下，仅仅进行低速数据通信是不够的。广大用户对广域网带宽的需求不断增加，接入DDN网、帧中继网等高速数据通信网的应用越来越普遍，通信速率越来越成为人们所追求的目标。如何将用户设备连接至E1线路、PCM信道等高速数据接口？G.703通信接口转换器以其高可靠性，高性能价格比为广大用户解决了这一问题。
G.703通信接口转换器的线路端（G.703接口）可直接接入电信网的E1线路，速率为N*64K（N=1—32）。数据端给用户设备（如路由器、多路复用器、会议电视设备、局域网等）提供多种标准数字接口（如X.21、V.35、RS499、RS530等）, 供用户灵活选用，确保用户端与电信网间的高质量传输。广泛适用于电视会议、局域网互联、专线、DDN网、卫星、微波等领域。
目前，国内通信、网络市场上的各种通信接口转换器很多，但大都为国外或台湾等地的产品，国内公司自己独立开发、生产的通信接口转换器很少。现在，市场上占有率较高的主要有台湾“CTC”和以色列“RAD”通信接口转换器产品，但他们的价格都是很高的。我们自己开发、生产的通信接口转换器以其高性能价格比必将受到广大用户的青睐。
2. 系统功能描述及结构框图
G.703通信接口转换器作为一个独立的接口转换控制器，涉及V.35等多种接口的电平转换和速率设置、数据的接收和发送、E1接口的控制及通信方式设置等方面。具体描述可以从以下几个方面：
· 微处理器
实现对数据接口协议的处理、数据接口收发时钟的控制、E1接口的控制及告警的插入和提取、系统工作状态和DIP开关的控制等。
· 数字接口
通过DIP开关或软件控制可实现X.21、V.35、RS499、RS530、RS232等数字接口的转换及环回测试，并且在硬件上不需要增加任何器件。
· 数据处理
包括数据发送和数据接收，数据发送是将PCM中指定时隙内的信号接收下来，并按用户指定的速率从数据端口送出。数据接收是将用户送来的同步高速数据经过一定的变换处理，在定时信号的控制下，写入系统指定的PCM时隙。
· E1接口
实现E1接口数据的接收、发送，E1侧的时钟提取，环回测试和时隙控制等。
· 时序产生
产生数据接口、E1接口和数据处理所需要的各种不同速率的时钟信号。
转换器内部电路结构示意图如图2-1所示。
3 系统工作原理
G.703通信接口转换器是将一个用户数据端口接入单元复用到一个E1线路，解决一路数据用户的接入。其主要由用户接口、数据处理和E1接口三部分组成。在接收侧，用户接口将接收到的用户数据转换为TTL电平送入数据处理部分，数据经特定处理后插入到串行通信总线（ST-BUS）相应时隙，E1接口将串行通信总线数据处理后转换为HDB3码送入PCM线路发送。在发送侧，E1接口接收从PCM线路来的数据信号，经处理后送入串行通信总线（ST-BUS），数据处理电路将串行通信总线相应时隙数据提取，数据经处理后送入用户接口部分，用户接口电路将TTL电平的数据转换为用户所要求的电平并送入线路发送。
3.1 用户接口
用户接口电路的主要作用是完成系统中TTL电平与线路中用户所要求电气性能的相互转换，线路码型为NRZ码。它可以通过微处理器的控制完成同步接口RS449，V.35，V.36，RS530及异步接口RS232C，RS422等的相互转换。
3.2 数据处理
数据处理部分主要由数据发送、数据接收和时序处理三部分组成。其主要作用是：实现高速同步、异步数据与PCM时隙数据的转换和数据处理所需时序的产生。在数据转换中，需解决的一个关键问题是数据发送和接收处理中缓冲区大小的确定。
3.2.1 缓冲区的确定
PCM是利用32个时间不同的取样脉冲进行32个话路的复用。它的取样频率采用8KHZ，取样周期为125us，即每125us抽取一个样值，每个样值编8位二进制码。传送一个8位码的码组占用125/32 us =3.9us，称为一个“时隙”，一共有32个时隙。在125us的时间内，每一话路轮流传送8位码的码组一次，称为一帧。每一话路的8位码在一帧中占用一个“时隙”，每一帧包括32个时隙。高速同步数据速率通常为N*64K（N=1-32），在一个125us的周期内所发送的比特数为N*8。如果PCM的部分时隙数据要转换为高速同步数据，那么，N个时隙数据转换后的高速同步数据速率为N*64K（N=1-32）。同样，N*64K（N=1-32）的高速同步数据插入到PCM也需要占用N个时隙。
由于PCM数据的发送速率较高速同步数据快，所以在数据转换过程中必须经过缓冲区暂存。在本设计中采用FIFO（先进先出）用作缓冲，为满足N*64K（N=1-32）数据转换的要求，FIFO的存储单元选取必须合适。FIFO的存储单元选用过小，会造成一些较高速率的数据在转换过程中出错；FIFO的存储单元选用过多，会造成可编程逻辑器件内部逻辑单元的浪费。高速同步数据速率的不同，占用FIFO的存储单元数也不同，在这里我们只要知道N*64K（N=1-32）的数据转换中占用FIFO的存储单元数最多的情况，其它情况也就都可以满足。
在数据发送端，PCM时隙数据首先写入FIFO，然后读出到达高速同步数据端口。设定N为数据转换中占用PCM一帧的时隙数；X为PCM一帧内，FIFO中时隙数据存入最多时的个数，即FIFO的最大存储单元数；Y为PCM一帧内当FIFO中有X个时隙数据存入时，高速同步数据发送的8位比特数。PCM数据转换的时隙数N应等于存入FIFO的时隙个数X加上高速同步数据发送的8位比特数Y，即。N个时隙数据写入FIFO所需时间T1=(N×8)/2048K，高速同步数据发送8比特的时间T2=8/(N×64K) ，在T1这个时间内高速同步数据发送的8位比特数Y=T1/T2。根据以上设定列方程为：
求解方程得X=（32N-N2）/32，我们只要求出32N-N2的极大值（N=1-32）就可知X的最大取值。经解可知，当N为16时，32N-N2取得极大值为256，即得X=8。
根据以上结果可知，当PCM有16个时隙数据转换时，即高速同步数据速率为16*64K=1024K时，占用的FIFO存储单元数最多，为8个。所以，在数据发送端设定FIFO的存储单元数只要等于或大于8，就可满足N*64（N=1-32）的数据转换要求。在本设计中数据发送端设定FIFO的存储单元数为9。
在数据接收端，高速同步数据首先写入FIFO，然后读出到达PCM时隙。设定高速同步数据速率为N*64K，即高速同步数据在PCM一帧中占用N个时隙；X为高速同步数据在PCM一帧内，FIFO中存入的8位比特数最多时的个数，即FIFO的最大存储单元数。PCM发送N个时隙数所需的时间T1=，高速同步数据发送8位比特的时间T2= ，因为PCM发送一帧数据的时间为125us，所以一帧内高速同步数据写入FIFO的最多8位比特个数应为 。根据以上设定列方程为：
求解方程得X=（32N-N2）/32，我们只要求出32N-N2的极大值（N=1-32）就可知X的最大取值。求解可知，当N为16时，32N-N2取得极大值为256，即得X=8。
根据以上结果可知，当高速同步数据速率为16*64K=1024K时，占用的FIFO存储单元数最多，即为8个。所以，在数据接收端设定FIFO的存储单元数只要等于或大于8，就可满足N*64（N=1-32）的数据转换要求。
3.2.2 数据发送
数据发送处理部分，是将PCM中指定时隙内的信号接收下来，并按用户指定的速率从数据端口送出，其原理如图 3-1所示。
首先，在定时信号的控制下，将指定PCM时隙内的信号进行串并变换、锁存，写入缓冲区（FIFO）。74164采用2M信号为采样时钟，将指定PCM时隙的8位串行数据变换为8位并行数据，经74373进行锁存，并将锁存的8位数据在写数据使能（WR-EN）信号的控制下写入FIFO（先进先出）。其次，将缓冲区（FIFO）中数据读出，按用户要求的速率进行锁存、并串变换，送给数据端口。在读数据使能（RD-EN）信号的控制下将FIFO（先进先出）中8位并行数据读出，经74373进行锁存，在数据发送时钟的控制下，74166将8位并行数据变换为8位串行数据，送给数据端口。
3.2.3 数据接收部分
数据接收处理部分是将用户送来的同步高速数据经过一定的变换处理，在定时信号的控制下，写
入系统指定的PCM时隙，其原理如图 3-2所示。
首先，在定时信号的控制下，高速数据经串并变换、锁存，进入缓冲区（FIFO）。74164采用数据接口接收时钟为采样时钟，将从用户数据端口来的串行数据变换为8位并行数据，经74373进行锁存，并将锁存的8位数据在写数据使能（WR-EN）信号的控制下写入FIFO（先进先出）。其次，将缓冲区（FIFO）中数据读出，经锁存、并串变换后插入到指定的PCM时隙内。在读数据使能（RD-EN）信号的控制下将FIFO（先进先出）中8位并行数据读出，经74373进行锁存，在2M信号的控制下，74166将8位并行数据变换为速率为2．048kb/s 的8位串行数据，在时隙使能（SLOT）信号的控制下插入到指定的PCM时隙内。
时序处理电路主要由两部分组成，数据处理时序和数据接口时序。所有时序信号均根据DIP开关的设置相应产生，DIP开关设置不同，将产生不同的时序信号。这部分电路需要微处理器的参与，微处理器根据DIP开关设置和数据处理的需要控制时序处理电路输出相应的时序信号。这部分电路的主要作用是：①产生E1接口和数据处理所需要的各种不同速率的时钟信号；②产生数据接口的接收和发送时钟信号。
a. 数据处理时序
数据处理时序电路主要由一只多路时钟信号发生器和分频处理电路组成。多路时钟信号发生器用于产生E1接口时钟，包括PCM主时钟（/4M）、PCM帧头（F0）和2M时钟。它的输入参考时钟可选择E1侧时钟或数据接口侧时钟。在数据接口为DCE模式时，它选择E1侧时钟为参考时钟，工作模式可选主模式或从模式。在主模式，它的所有输出信号与输入参考时钟不同步，为自由振荡方式。在从模式，它的所有输出信号与输入参考时钟同步，为锁相环方式。在数据端口为DTE模式时，它选择数据接口侧时钟为参考时钟，工作模式为从模式。
数据处理所需要的时钟和定时信号均根据锁相环送来的PCM主时钟（/4M）、PCM帧头（F0）和数据端口的接收、发送时钟分频处理产生。在DTE模式，还要实现将不同速率的数据接口接收时钟进行分频，产生一个8Khz的时钟信号，作为时钟信号发生器的输入参考时钟。
b. 数据接口时序
数据接口时序由一只可编程锁相环产生，通过微处理器对其内部控制寄存器进行设置，可输出用户所需要的各种频率时钟信号，用于数据端口的接收和发送时钟。数据的发送时钟（RXC）和接收时钟（TXC）可设为：64K、128K、192K、256K、320K、384K、448K、512K、576K、640K、704K、768K、832K、896K、960K、1024K、1088K、1152K、1216K、1280K、1344K、1408K、1472K、1536K、1600K、1664K、1728K、1792K、1856K、1920K、1984K和2048K。
Slot （时隙使能信号）：数据在它所指定的时隙内进行传送。
图 3-3给出E1接口与数据接口的时序对应关系(以64K为例，时隙为TS0)。
3.3 E1接口
PCM基群设备提供如下功能：PCM帧与复帧同步、时钟同步、PCM帧时隙交换。我们采用的Mitel公司生产的MT9075芯片提供了完整的2.048Mb/s数字链路和串行通信总线（ST-BUS），具有外围电路简单，控制方便的特点。该PCM基群设备的复接部分是在系统时钟及89C51单片机的控制下接收ST-BUS 30个话路音频数字信号的，并将帧定位信号、非帧定位信号、复帧同步码及各话路信令码插入到TS0及TS16时隙中。然后将复接的码流送入CRC编码电路，完成CRC复帧结构，形成完善的2.048Mb/s输出信号，经信道接口电路变换成所要求的HDB3信道码型送往信道，完成30个话路的时分复用。设备的接收部分首先将HDB3码变换成二元码，经解码电路解码后将线路信号送至控制总线、话路信号送数据总线ST-BUS，完成话路的分接。
4 系统硬件设计
G.703通信接口转换器采用目前比较先进的控制及可编程器件技术、可编程锁相环技术和可编程数字接口技术等。由于大量可编程器件的使用，大大提高了设备的集成度与工作的可靠性，实现了硬件的软件化。
G.703通信接口转换器主要由六部分组成：电源供电、微处理器、可编程逻辑器件、数字接口、E1接口和时序产生。
4.1 电源供电
电源供电部分由外接输入电源和板内稳压电源组成。
4.1.1 外接输入电源
采用220VAC转9-12VDC电源变换器或48VDC转9-12VDC电源变换器，输入电流大于600mA。
4.1.2 板内稳压电源
电路板内采用三端稳压器件（7805），将9-12VDC的输入电压转换为+5V电压，为板内所有元器件供电。在电源输入部分有过流保护和对地滤波电容；在三端稳压器件的输出端有对地滤波电容。过流保护器件采用REX070自恢复保险丝，当电流大于1.4A时保险丝瞬时断开，当电流小于1.4A时保险丝恢复通路。对地滤波电容采用100UF/25V电解电容和0.1UF的独石电容，电路如图4-1所示。
4.2 微处理器
微处理器部分采用内部带4KByte Flash的AT89C51微处理器，12M的主时钟；外围电路在可编程逻辑器件内部实现（地址锁存采用74373，地址译码采用74138，对外部数据端口的读写采用74244与74374），电路如图4-2所示。
这部分电路的主要作用是：①处理数据接口与外接DTE/DCE设备之间的协议；②E1接口芯片的初始化，控制及告警的插入和提取；③控制可编程锁相环的时钟输出频率和数据接口的收发时钟频率；④指示系统的当前工作状态；⑤通过对外部DIP端口的读写，控制数据接口类型和自环测试模式等。
4.2.1 数据接口协议处理
数据接口协议有两种处理方式: ①将数据接口的RTS（A）与CTS（A）直接连接，RTS（B）与CTS（B）直接连接，DTR（A）与DSR（A）直接连接，DTR（B）与DSR（B）直接连接，微处理器不对其进行处理。②在DCE模式，微处理器读取RTS、DTR端口,根据RTS和DTR状态相应去置CTS、DSR状态。在DTE模式，微处理器读取CTS、DSR端口,根据CTS和DSR状态相应去置RTS、DTR状态。
4.2.2 E1接口处理
完成MT9075的初始化；根据DIP端口设置，对E1接口未使用的时隙设置为环回模式，确保其可以不受本端影响继续向下传输；完成E1接口告警信号的插入和提取，并将相应的指示灯点亮；完成对E1接口的环回测试。
4.2.3 可编程锁相环和接口时钟处理
根据DIP端口设置，对ICD2053的控制寄存器写入相应数据，产生数据处理所需的时钟信号；对相应I/O端口进行设置，输出数据接口收发时钟信号，此信号为可编程锁相环的输出或为其经过N次分频后的信号。当数据接口速率设为2048kb/s时，ICD2053设置为关闭模式，没有时钟信号输出，数据接口收发时钟为MT8941输出的2048KHZ信号。
4.2.4 系统工作状态指示（LED）
① FAL 红色LED E1接口近端帧失步指示灯，当E1接口接收不到信号时该指示灯点亮，正常时灭；
② RAL 红色LED E1接口远端帧失步指示灯，当对端E1接口收不到信号时该指示灯点亮，正常时灭；
③ TEST 红色LED 环回测试指示灯，当设置为测试模式时该指示灯点亮，正常时灭；
④ MODE 绿色LED 数据端口模式指示灯，当数据端口设置为DCE模式时该指示灯点亮，DTE模式时灭；
⑤ SD 绿色LED 发送数据指示灯，当数据端口有数据发送时该指示灯闪亮，正常时灭；
⑥ RD 绿色LED 接收数据指示灯，当数据端口接收到数据时该指示灯闪亮，正常时灭；
⑦ 5V 绿色LED +5V电源指示灯，+5V电源输出正常该指示灯亮。