芯片的设计流程和流片成本

每天都在用，但你知道芯片的设计流程和流片成本吗？ 

2017-05-10 06:10

来源：半导行业观察

芯片，是无数设计工程师们烧死很多脑细胞后产生的作品，完全可以称得上是当代的艺术品。无论是电工们，还是科技小白，甚至是大妈们，离开了芯片，生活都无法继续（是不是说得太严重了）。

集成电路是怎么来得呢，当然是设计出来的呗，这不是废话吗？但是，你知道具体的设计流程吗？下面，就请目不转睛地跟着我们来了解集成电路的完整设计制造流程。

常见的集成电路分为数字、模拟和数模混合三大类，我们分头来说。

数字集成电路设计

数字集成电路设计多采用自顶向下设计方式，首先是系统的行为级设计，确定芯片的功能、性能，允许的芯片面积和成本等。然后是进行结构设计，根据芯片的特点，将其划分成接口清晰、相互关系明确的、功能相对独立的子模块。接着进行逻辑设计，这一步尽量采用规则结构来实现，或者利用已经验证过的逻辑单元。接下来是电路级设计，得到可靠的电路图。最后就是将电路图转换成版图。

• 1 系统功能描述

• 2 逻辑设计

逻辑设计是将系统功能结构化。通常以文本、原理图、逻辑图表示设计结果，有时也采用布尔表达式来表示设计结果。依据设计规范完成模块寄存器传输级代码编写，并保证代码的可综合、清晰简洁、可读性，有时还要考虑模块的复用性。

随后进行功能仿真和FPGA 验证，反复调试得到可靠的源代码。其中，还要对逻辑设计的RTL 级电路设计进行性能及功能分析，主要包括代码风格、代码覆盖率、性能、可测性和功耗评估等。

• 3 电路设计

电路设计大体分为逻辑实现、版图前验证和版图前数据交付三个阶段。逻辑实现将逻辑设计表达式转换成电路实现，即用芯片制造商提供的标准电路单元加上时间约束等条件，使用尽可能少的元件和连线完成从RTL描述到综合库单元之间的映射，得到一个在面积和时序上满足需求的门级网表。

时钟树插入也将在逻辑实现中完成，插入时钟树后，再进行逻辑综合、功耗优化和扫描链插入后得到门级网表，并通过延迟计算得到相关标准延时格式(SDF)文件。版图前验证利用逻辑实现得到的相关门级网表和SDF文件，进行门级逻辑仿真和测试综合，包括静态时序仿真、动态仿真、功耗分析、自动测试图形生成等，经过版图前验证得到的电路设计门级网表必须要满足一定的时序/功耗约束要求。

• 4 物理设计

• 5 设计验证

在版图设计完成之后，非常重要的一步工作就是版图验证。版图验证保证了芯片依照其设计功能准确无误地实现，主要包括设计规则检查(DRC)、电路版图对照检查(LVS)、版图的电路提取(NE)、电学规则检查(ERC)和寄生参数提取(PE)。

模拟集成电路设计

• 1 数字时代下的模拟电路

• 2 模拟集成电路设计流程

完成一个模拟集成电路的设计，需要多个步骤，具体包括：①规格定义；②电路结构选择以及工艺确定；③具体电路设计；④电路仿真；⑤版图设计；⑥版图验证；⑦后仿真。

① 规格定义

通常，电路设计的规格定义始于一份清晰的问题报告书。在提出设计问题之前就应当对所要研究和设计对象的需求有一个全面、清晰的了解。这种需求可能表现在性能上，也可能仅仅出于成本的考虑。

不管出于哪一方面的考虑，设计需求最终都会转化成为具体、直观的数量指标。例如，增益需要达到90dB，带宽要求100MHz以上，以及输入/输出阻抗大小等。所有这些指标必须在规格定义中有所体现，以便形成具体的设计目标，并方便设计结果的检验。

② 电路结构选择和工艺确定

一般都会在设计阶段的初期完成工艺的选择。选择可能会基于成本、性能指标的要求，或者代工厂的产能、上市时间等。很多时候，实际上可供选择的工艺实现并不会太多。

即使基于给定的流程，还存在很多与工艺相关的问题需要在后续的设计过程中慎重考虑。DAPs(Dependent On Absolute Parameters)、TAPs(Tolerent On Absolute Parameters)以及STMs(Sensitive To Mismatches)都会严重困扰模拟电路设计者。例如，DAPs 无法通过电路设计技巧来完全消除，但在某些特殊情形之下却可以大大减小。

当面临工艺选择和电路结构选择时，为增强设计的鲁棒性，可以遵循以下设计原则：追求较理想的TAPs 时，应当尽可能采用器件绝对数值的比值而尽量避免直接使用绝对值；可以进行敏感性分析并采用对工艺变动不敏感的结构实现设计，从而抑制DAPs；对于STMs，可以通过精心的版图设计予以排除。

模拟集成电路工艺

模拟集成电路工艺主要有三种：标准的双极型晶体管(Bipolar Transistor)、多晶硅栅CMOS 和双极型CMOS(BiCMOS)工艺。

表1 给出了IC 不同工艺的对照，用户可以根据电路的用途，从成本和功能方面综合考虑，以选择合适的工艺。

三种主流IC 工艺的对照工艺 性能参数

③ 电路设计

在整个模拟集成电路设计流程中，电路设计可以说是最具创造性的环节，是为解决特定问题而构思一个电路的创造过程，也是用具体电路元件实现规格定义的过程。它要求具有对实际系统进行建模的能力，所建立的模型既要足够简单，以便可以观察到系统的运行情况，进而思考改进系统性能的方法；又要足够全面，以充分体现系统的突出特征。最终，需要电路设计人员能够从要求的特性出发，找出满足这些特性的电路结构。

另外，电路设计还要求设计人员以不同的方式进行分析。设计者不仅要找到问题所在，而且要明白如何修改系统，或者如何选择元件参数来得到期望的结果。这就是设计者需要完成的工作，至少是其中的一部分。相比于简单的电路结构选择，这一步骤会复杂得多，因为会涉及每一个电路元件具体的参数选择。

④ 电路仿真

当电路设计人员手工计算得出元件参数后，还需要依靠EDA 工具进行仿真验证。这是因为手工计算使用的模型采用了很多近似，同时忽略掉很多高阶效应，所以缺乏工业生产所必要的精度。

模拟电路仿真使用的EDA 软件通常有Spectre、Hspice、Pspice、ELDO、Nanosim及Hsim 等。这些工具的核心基本都是基于SPICE。SPICE 通过描述一些模型，并由代工厂提供参数值进行仿真，以达到模拟真实情况的效果，并依次进行电路参数或电路结构调整。

通常，在这些商用仿真工具之间分出高低是相当困难的。这取决于所要仿真的电路的性质、所购买的其他工具的接口、代工厂所能提供的模型，还取决于设计的预算是否充足。所以，一般需要依据设计电路的规模、需要的仿真精度以及仿真速度进行综合考虑。

⑤ 版图设计

仅仅完成基于库模型的电路仿真是不完整的，因为设计最终需要在硅片上以围观结构的互联得以实现。版图设计就是按照一定的设计规则，将电路仿真阶段得到验证的结构用物理层次的几何图形表达出来。

对于一个设计，及时电路图级的功能和指标都完全正确，但如果版图设计不正确，也会导致产品的失败。特别是当今集成电路芯片功能日趋复杂、特征尺寸不断缩小的情况下，版图设计更加显得重要，很多时候一个成功的设计就断送在不合适的版图设计之上。

集成电路的版图定义为制造集成电路时所用的掩膜板上几何图形的集合，这是因为集成电路由多层组成，每一层均通过光刻工艺由光掩膜板加以确定。常见的几何图形包括N 阱、有源区、多晶硅、P+注入、N+注入、接触孔以及金属互连线等。

⑥ 版图验证

版图设计完成后需要进行版图验证。版图验证的任务是检查版图中可能存在的错误。随着集成电路的高度集成化和复杂化，对版图进行验证是必不可少的。版图验证基本上还是依据一定的设计规则对完成的版图进行检查，这个规则可以是代工厂提高的设计规则文件，也可能是设计上的电气要求，如短路、开路检查。

版图设计的错误可以分成两类。第一类是违反几何设计规则的错误。在集成电路掩膜制造过程中由于制造设备分辨能力的限制，要求版图的几何图形必须满足一定的尺寸要求。

为此对每条工艺线都会制定相应的几何设计规则，如果违反这些规则，就会导致芯片无法实现预期功能或成品率下降。相应的检查工具称为设计规则检查(DRC)工具。第二类是版图与原理图一致性比较的错误，如短路、开路、悬空端和孤立节点等。检查此类错误的工具称为LVS 工具。

在版图验证工具中有时会提到电气规则检查(ERC)，一般来讲，ERC 并不是一个单独的工具，它往往嵌套在LVS 工具中。对芯片级别的版图验证时，有时候还需要完成天线效应、闩锁效应或是金属密度的检查。只有确认所有的检查都完全正确，才可以认定设计的有效性。

⑦ 后仿真

值得注意的是，这个阶段虽然强调了电路性能的实现，但由于此时并没有考虑芯片具体实现的细节，所以需要在版图设计完成之后加入寄生参数进行验证。这个过程就称为“后仿真”，主要相对于版图设计之前的电路仿真而言。

版图设计完成之后，就可以抽取寄生参数——主要是器件互连线引入的寄生电阻和电容。抽取可以采用分布参数模型，也可以采用集总模型，或者两者兼顾，具体选择取决于电路设计的要求。一旦完成参数抽取，就可以把结果反标回原电路的相应节点并形成新的网表文件，然后进行后仿真。

一般来说，这时候得到的结果会与电路仿真阶段有所差别，如果需要改进，就得返回到版图设计阶段。每次修改后的设计都需要重复版图验证检查，确认无误后再进行后仿真。最终，经后仿真确认的设计就转换成代工厂生产线可以识别的GDSII 文件格式。

数模混合集成电路设计

混合信号集成电路设计对数字电路和模拟电路做整体上的考虑以及验证，这将面临许多挑战和困难。

传统的混合信号集成电路设计是采用有底向上的方法，用SPICE 等电路仿真器对混合电路中的模拟元件进行设计，用数字电路仿真器对数字电路部分进行仿真。然后通过手工建立网表，对数字和模拟电路的协同工作进行设计验证。

然而，模拟电路和数字电路之间协同工作的验证比较困难，因此用这种传统设计方法仿真和验证整个混合电路系统既费时，又不精确，特别对于复杂度越来越大的系统而言，这种缺陷更显突出。

随着EDA 技术的飞速发展，混合信号集成电路设计推进到了自顶向下的设计流程。该流程同数字系统自顶向下的流程相似，但与纯数字系统的结构有所不同，这是因为混合系统模拟部分仍然需要自底向上的设计，需要更多的时间和丰富的知识与经验。因此，研究如何采用通用的设计方法和共有的约束与资源来建立混合系统，是十分有价值的。

混合信号集成电路的基本设计流程主要包括设计规划、系统级设计、模拟电路/数字电路划分、电路级设计与仿真、版图级设计与仿真等。

• 1、设计规划

研究和开发混合信号集成电路首先应从市场需求出发，选定一个研究开发的目标，然后确定混合信号集成电路的系统定义、系统指标，在此基础上开发和选择合适的算法。

• 2、系统建模

当算法确定后，将其映射成特定的结构，以利于线路设计及对各模块进行整体验证。此时，混合信号集成电路的系统功能行为与非功能约束都要被详细说明。另外考虑到电路的混合特性，电路必须要以不同类型的方式来规范，使用连续时变和离散时变的方式来处理，可以采用方框图结构形式将其分开。目前设计者常采用Matlab、C语言、SystemC、SPW 等软件进行系统设计。Matlab在算法工程师中应用极广，作为DSP算法的首选开发工具，它拥有很大的用户群。SystemC是一种专为集成电路系统设计而开发的语言，SPW是应用最广的系统级设计工具，在通信、视频等领域应用很多。

• 3、数字电路/模拟电路划分

在这个阶段，需要根据电路的功能将模拟电路和数字电路划分开来。数字电路用来处理离散的信号，模拟电路则处理连续的信号。

• 4、电路级设计与仿真

电路可以通过具体的元器件，例如，运算放大器、晶体管、电容器、逻辑门等来表征。混合信号集成电路包括数字和模拟两部分，其中模拟电路一般全定制设计，采用自底向上的设计流程，进行全定制版图设计、验证、仿真；数字电路一般采用自顶向下的设计流程，进行寄存器传输级描述、寄存器传输级仿真、测试、综合、门级仿真。然后，将两种电路放在混合信号验证平台中进行混合仿真。

这种混合仿真可以是寄存器传输级的数字电路与晶体管级的模拟电路的混合仿真，也可以是门级或晶体管级的数字电路与模拟电路的混合仿真。目前设计者主要采用由Mentor Graphics、Synopsys 和Cadence 三大EDA 工具供应商提供的模拟和混合信号工具和技术进行混合仿真。

• 5、版图级设计与后仿真

在这两个阶段，将整合后的电路级设计，结合相关物理实现工艺，进行对相关模拟电路和数字电路的版图设计、设计规则检查、版图验证、寄生参数提取等工作。之后通过相关的混合信号验证平台对整个系统进行混合信号电路的后仿真。

• 6、流片

在后仿真完成后，就可以将几何数据标准(GDSII)格式的文件送到制板厂做掩膜板，制作完成后便可上流水线流片。

芯片制造流片一张多少钱？

不同的流片渠道、流片规模、流片者的身份，即使是在同一家Foundry厂的同一种制程下，流片价格都可能有很大的不同。

一般来说代工厂对不同的design house会有不同的报价。

报价的方式往往跟所用到的板数相关。每张板多少钱这样。

打个比方，现在有产品用了25张mask，每张mask25美元，那么一张八寸wfr就是625美元。

至于每张mask到底多少钱，一来看跟fab的关系怎样。二来，看你这个产品有多大的量。

另外，芯片流片费用一般不按颗数计价，现在流片主要分为全晶圆和MPW两种方式。 MPW是现在很流行的一种tapout方法，主要是按晶圆面积来均分价格。 如果是整个wafer的话，成本主要是wafer费用，当然这些就跟wafer大小，制程，mask layer，哪家foundry有关了

所以还是从foundry了解wafer的费用。

一片wafer的芯片数的计算江湖上传说是两种方法，可以互相借鉴。

• 1. 一片wafer上die数量的估算方法

die数量=π(R-X-Y)2 /(X*Y) (1)

R 为wafer的半径。

X,Y 是MASK（左下角在原点）的右上角坐标，X,Y尺寸包括划片槽，缓冲区等尺寸

π 3.14

注：上式中的2是2次平方

2.

R：圆片半径；

a：管芯边长；

b：管芯边长；

有效管芯数=3.14*(R-0.7a)*(R-0.7b)/(a*b)

此估算方法较为准确，在“集成电路应用”杂志2002年5月期上有详细说明，可参阅。

用CIC（國研院晶片中心）最新的公开价目表供大家参考：

有tsmc，UMC（联电）的，业界和学界的价格也有一些区别。

应该是可以做（或者就是）多项目晶圆(Multi Project Wafer，简称MPW)

比如透过CIC的这个管道（应该是只针对台湾的业界、学界，可能是已有优惠了的，CIC设立的初衷就是为台湾的IC产业提供良好的服务和保障），T家28nm，小面积下是大约23.5万软妹币每平方毫米；45nm大约是12万人民币每平方毫米（CIC公开报价）。拿起尺子看一看1毫米是种什么样的存在，会很震撼的。

（具体的报价单有官方的公开资料可以查询，这里就不放了。）

当然，这只是CIC的一种渠道，学界研究或教学还有很多别的渠道或优惠