高速信号端接技术

高速信号:通常我们定义，一个信号边沿的上升时间如果小于等于4~6 倍的信号传输延时，则认为该信号是高速信号，对该信号的分析要引入传输线理论，而该信号的设计也要考虑信号完整性问题。如对于一个10MHz 的信号，假设其边沿的上升时间为1ns，而常见的FR- 4 基材的PCB 的表层走线的传输速度为180ps/inch。可以推算，如果该信号从源端到宿端的走线长度超过了28000mil，就必须作为高速信号对待了。

阻抗不匹配可能带来的问题

阻抗不匹配可能引起很多信号质量问题，最常见的包括过冲、振荡、台阶、回沟等。这些信号质量问题可能会给电路的可靠工作埋下隐患甚至导致系统完全失效。
（1）过冲
    过冲多是由于驱动太强或匹配不足而导致，过冲的幅度如果超过了芯片允许的最大输入电压，则会对芯片造成损伤，导致器件寿命大大降低。
（2）振荡
    振荡多是由于传输线上电感量太大或阻抗不匹配而引起多次反射造成的。如果振荡的幅度太大同样会对器件寿命造成损伤，同时，振荡会使系统的EMC 性能劣化。另外，如果振荡的幅度超过了信号的判决电平，则会造成错误判决。
（3）台阶
    产生台阶的可能原因是匹配电阻过大，台阶如果出现在阈值电平附近可能会导致错误判决。
（4）回沟
    产生回沟的原因可能是匹配电阻过大或串扰。回沟也会导致错误判决，而且，如果时钟信号在阈值电平附近出现回沟，则可能导致时序电路两次触发。

转：阻抗匹配端接策略
（1）使负载阻抗与传输线阻抗匹配，即并行端接；
（2）使源阻抗与传输线阻抗匹配，即串行端接。
如果负载反射系数或源反射系数二者任一为零，反射将被消除.一般应采用并行端接,因其是在信号能量反射回源端之前在负载端消除反射,这样可以减少噪声、电磁干扰以及射频干扰。但是串行端接比较简单，应用也很广泛。

并行端接
并行端接主要是在尽量靠近负载端的位置加上拉或下拉阻抗以实现终端的阻抗匹配，根据不同的应用环境，并行端接又可分为以下几种类型：
① 简单的并行端接
② 戴维宁（Thevenin）并行端接
③ 主动并行端接
④ 并行AC 端接
⑤ 二极管并行端接

串行端接
串行端接是通过在尽量靠近源端的位置串行插入一个电阻（典型阻值10Ω到75Ω）到传输线中来实现的。串行端接是匹配信号源的阻抗，所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传输线阻抗（轻微过阻尼）。这种策略通过使源端反射系数为零从而抑制从负载反射回来的信号（负载端输入高阻，不吸收能量）再从源端反射回负载端。