基于FPGA的高速ADC9XXX系列的产品研发记录与心得----系列二（玩FPGA玩到最后还是玩时钟）

 

    当板子回来之后我们的数据二通道还是存在bug,通过测试发现，还是在测试模式下面，adC的输出数据没有问题，但在接收的那边还是存在如下图的问题，通过电源AVDD和DVDD的查看发现，没有问题啊！！！

 

    如下图，数据的不正常接收来看，我开始怀疑IDDR的原语中的.c(dco_clk)，这个dco_clk的来源

 

 

     我们知道这个时钟一般就是ADC的DCO+/DCO-时钟输出端输出来的时钟,输入到FPGA的MRCC和SRCC端口，但是这个时钟在学弟的板子上并非是连接到MRCC/SRCC端口上，而是连接到FPGA的一个XADC13接口上，以我自己的xadc使用经验，XADC接口是双12bit/1Mbps的接口，硬件原理图也就出在了这个问题上。

   当且我更换了这个时钟（IDDR的原语中的.c(dco_clk)）更换为PLL锁相环的100M的时钟过后，仿真得到了正确的显示。

   说到这里，本节点的FPGA工作玩到最后还是玩的是时钟，从中不难看出功能开发离不开原理图的分析，一个好的正确的产品开始于前期原理图的设计，而原理图的设计不是简单地硬件连接更是与FPGA知识的联合出图。