System generator常见报错集锦

该帖会根据提示错误持续更新：

1、运行程序没有其他错误，内部模块显示s-function出错，出现内建错误，是环境路径的问题。下面错误也是环境问题导致的。

2、出现下面错误是因为路径太长导致。

3、[DRC INBB-3]错误

ERROR: An error occurred when creating the Vivado project.
ERROR: [Common 17-39] 'opt_design' failed due to earlier errors.

INFO: [Common 17-206] Exiting Vivado at Tue Jan 14 09:43:20 2020...
ERROR: [DRC INBB-3] Black Box Instances: Cell ' plcs_check1' of type... 

For more information please refer to 'E:/sysgen/Frame_sync_SG_FPGA/vivado.log'

参考解决办法：

https://blog.csdn.net/guancan7221/article/details/98977889

 

4、虽然生成成功，但是还报下面的错：

Parsing of timing analysis data didn't complete successfully. Exiting the program

参考解决办法：https://www.baidu.com/link?url=ETGlEvqbiYH8vzKplhyEbAKGzpsKT_pIBe5M5D3Xv-tfNFc_I6_iA36k8gpfUrzQYveWMGJ3zp7tAhrjGy8Zjgo8gEivmmEdnWVMPp_k3cY-j2dxnB9d_0llIP87297wEIbQtfGrj4WC5BybStY4KUJgWokr8C9rYDHAcFHevwC&wd=&eqid=8daa959000103b78000000065e88350d

1. 在Simulink中右键单击xilinx令牌
2. 悬停在“Xilinx工具”选项上。
3. 几秒钟后，Simulink会有点颤抖，用户界面中的一些按钮可能会重新加载。

然后，我可以成功地启动时间分析器从系统生成器属性>时钟>启动。

5、system generator生成IP，加载IP进入vivado仿真出现仿真错误，后面对比成功和仿真失败的文件发现缺文件。后面不断尝试，发现出现这个错误的原因是因为文件名加sg内部子模块生成的结构体无法被识别，简而言之就是内部子模块命名有问题，要么太长要么是全部大写导致的(后面发现不管sg命名为大写还是小写生成的IP都是小写命名)，后面把子模块命名简短和全部小写这个问题解决了。